一种垂直硅纳米线晶体管的制造工艺方法与流程

本发明涉及半导体集成电路制造领域，且特别涉及一种垂直硅纳米线晶体管的制造工艺方法。

背景技术：

为了提高集成电路的集成度以及芯片的性能，随着集成电路mos器件工艺的发展，器件关键尺寸越来越小。对于传统的单栅平面工艺，器件的栅长不能无限制的缩小，随着器件尺寸缩小出现一系列的二级效应统称短沟道效应。在长沟道器件情况下传统的电学特性在短沟道情况下往往变得很差。为了克服短沟道效应对小尺寸mos器件性能及可靠性的影响，一些新型的器件结构出现了，比如硅纳米线晶体管，其栅极包围导电沟道的面积远大于传统平面工艺mosfet，即使在短沟道情况下栅极也能极好的控制沟道导电，抑制短沟道效应，减小器件静态功耗，得到很好的亚阈值摆幅特性以及很高的载流子迁移率。

硅纳米线晶体管是一种新型器件结构，它是集成电路发展路线图22纳米技术节点下最有希望的竞争者之一。目前国内外初步报道的硅纳米线结构晶体管拥有优异的亚阈值特性、载流子迁移率以及关态特性，能够很好的抑制短沟道效应。较之传统的体硅平面器件，一维准弹道输运的纳米线mosfet表现出很强的缩小尺寸优势，如果其现有的一些制造技术中的问题得到逐步解决，纳米线晶体管对实现半导体路线图的既定目标将表现出极大的潜力。

硅纳米线的制备技术按其导电沟道平行或垂直于衬底分为平面和垂直两种。垂直型的一个主要的优势在于其沟道长度不是靠光刻来定义，而是使用像外延生长技术或者层沉积技术(layerdeposition)这样的能够在纳米级尺度很好的控制膜厚的技术来定义，而使用光刻来定义沟道长度(栅的长度)的水平式硅纳米线晶体管在尺寸非常小的时候受制于光刻技术的尺寸限制。垂直型的另一个主要优势是容易批量制造硅纳米线并且容易精确控制硅纳米线的直径，水平式的硅纳米线受制于刻蚀技术其硅纳米线底部难以刻蚀，并且其硅纳米线的直径难以控制，批量生产时其直径会有很大的工艺波动，这种情况下水平式的硅纳米线是无法量产的。垂直型硅纳米线相对于水平式硅纳米线在芯片层面最大的优势就是其版图面积小，这从图1和图2可以很直观的看出，沟道垂直之后，单个器件占用的版图面积只有水平式硅纳米线的几分之一。版图面积的减小将给芯片的集成度带来大幅的增加，这是一个极大的优势。

传统的垂直型硅纳米线晶体管的工艺流程的致命缺陷在于在离子注入时会发生向源端注入的离子被围栅挡住一部分的问题，如图3和图4所示。源端的离子注入被挡住一部分会造成器件工作时的沟道反型层与源端无法相连导致器件无法工作，虽然原有的文献称能够通过退火时离子的热扩散来解决这个问题，此时虽然源端与器件的沟道反型层能够相连，但是器件的源漏结构就造成了不对称，源端的离子注入被挡掉一部分，导致其向围栅方向的扩散距离较漏端的离子向围栅方向的扩散距离短，且源端与栅交叠区的掺杂离子浓度也比漏端与栅交叠区的掺杂离子浓度低，这就造成了器件结构上的不对称。

器件这种源漏的离子浓度分布的不对称就会使器件源漏扩展区长度的不一致，导致源和漏的寄生电阻、寄生电容不一致。器件的电学特性和可靠性，包括驱动电流、跨导、截止频率和热载流子退化都具有不对称性，这些特性取决于选择器件的上部还是下部作为源或者漏。这样的垂直硅纳米线晶体管组成电路时rc延迟由具体使用器件上部还是下部用作源或漏决定，这样器件的上下部作为源漏端不能互相对调使用，电路设计时会受到限制。

而在3d-nand闪存领域，垂直硅纳米线也可以成为3d-nand闪存的存储单元器件，利用其本身沟道垂直的优势，多层堆叠，形成三维的闪存结构，大大提升闪存的存储容量。

所以垂直硅纳米线晶体管的基本结构，既可以成为小尺寸的逻辑器件，也可以是3d-nand闪存的基本单元。它在未来的产业应用上有巨大潜力。

技术实现要素：

本发明改进了原有的垂直硅纳米线晶体管在工艺制造上的问题，具体为解决了围栅阻挡了一部分源端离子注入带来的器件结构和特性不对称问题。

为了达到上述目的，本发明提出一种垂直硅纳米线晶体管的制造工艺方法，包括下列步骤：

a.通过在硅衬底上进行n型杂质离子注入形成n型重掺杂区域，退火后使用硅气相外延一层单晶硅层；

b.对外延的单晶硅层及n型重掺杂区域进行反应离子刻蚀，形成垂直硅纳米线的沟道部分和源端；

c.在垂直硅纳米线的硅柱部分热氧化形成一层sio2薄膜作为栅氧化层，然后化学气相淀积第一介质层，并用反应离子刻蚀回刻得到需要的第一介质层厚度，化学气相淀积多晶硅栅极；

d.反应离子刻蚀刻蚀多晶硅露出硅纳米线顶端，得到需要的多晶硅栅厚度，然后进行n型杂质的离子注入形成漏端；

e.漏端形成后化学气相淀积第二介质层并用反应离子刻蚀回刻得到需要的第二介质层厚度，高温退火后在顶端化学气相淀积多晶硅层用反应离子刻蚀回刻得到所需厚度；

f.然后对顶端多晶硅进行n型杂质的离子注入使n型重掺杂区域与纳米线漏端连成一片形成新的漏端；

g.最后是快速热退火和标准金属化工艺。

进一步的，所述步骤a中硅气相外延的单晶硅层的厚度为40nm-60nm。

进一步的，所述步骤a中硅气相外延的单晶硅层的厚度为50nm。

进一步的，所述步骤a中n型重掺杂区域厚度为25nm-35nm。

进一步的，所述步骤a中n型重掺杂区域厚度为30nm。

进一步的，所述步骤d处理后所述硅纳米线沟道部分的厚度为50nm，源端的厚度为20nm，第一介质层厚度为20nm，多晶硅栅厚度为50nm。

进一步的，所述步骤f处理后所述漏端厚度为20nm，公共漏极厚度为10nm，公共原极厚度为10nm。

进一步的，所述步骤d中采用与垂直方向夹角0度进行n型杂质的离子注入形成漏端。

进一步的，所述各步骤离子注入的剂量在10¹⁶/cm²以下。

进一步的，所述第一介质层和第二介质层采用sio2或hfo2或其他能起到电性隔离作用的电介质。

本发明通过改进原有的垂直硅纳米线晶体管的工艺制造技术，避免了原有技术中垂直硅纳米线晶体管在对源漏进行离子注入时其围栅的阻挡效应，而这种阻挡效应会造成源漏掺杂的不均匀导致器件性能的不对称性，使电路设计及器件可靠性遇到问题。

本发明采用了新的工艺步骤，解决了垂直硅纳米线晶体管围栅阻挡了一部分源端离子注入带来的器件结构和特性不对称问题，使垂直硅纳米线晶体管结构和性能能够对称，不依赖于源漏的选择，这样电路设计将大为受益。

附图说明

图1所示为水平式硅纳米线结构示意图。

图2所示为垂直型硅纳米线结构示意图。

图3和图4所示为栅极将晶体管源端离子注入挡住部分的示意图。

图5～图11所示为本发明较佳实施例的垂直硅纳米线晶体管的制造工艺方法流程图。

图12和图13所示为实施例2的示意图。

图14～图18所示为实施例3的示意图。

具体实施方式

以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。

本发明提出一种垂直硅纳米线晶体管的制造工艺方法，包括下列步骤：

a.通过在硅衬底上进行n型杂质离子注入形成n型重掺杂区域，退火后使用硅气相外延一层单晶硅层；

b.对外延的单晶硅层及n型重掺杂区域进行反应离子刻蚀，形成垂直硅纳米线的沟道部分和源端；

c.在垂直硅纳米线的硅柱部分热氧化形成一层sio2薄膜作为栅氧化层，然后化学气相淀积第一介质层，并用反应离子刻蚀回刻得到需要的第一介质层厚度，化学气相淀积多晶硅栅极；

d.反应离子刻蚀刻蚀多晶硅露出硅纳米线顶端，得到需要的多晶硅栅厚度，然后进行n型杂质的离子注入形成漏端；

e.漏端形成后化学气相淀积第二介质层并用反应离子刻蚀回刻得到需要的第二介质层厚度，高温退火后在顶端化学气相淀积多晶硅层用反应离子刻蚀回刻得到所需厚度；

f.然后对顶端多晶硅进行n型杂质的离子注入使n型重掺杂区域与纳米线漏端连成一片形成新的漏端；

g.最后是快速热退火和标准金属化工艺。

如图5和图6所示，通过在硅衬底100上进行大剂量的n型杂质离子注入形成n型杂质区域200，合适的温度退火后使用硅气相外延(vaporphaseepitaxy)外延一层单晶硅层300，硅的气相外延其实质就是硅的化学气相淀积(chemicalvapordeposition)。硅外延层300的厚度为50nm(40nm-60nm)。n型重掺杂区域200的厚度30nm(25nm-35nm)。

如图7和图8所示，对外延的单晶硅层300及n型重掺杂区域200进行反应离子刻蚀(reactiveionetching，rie，一种干刻方法)形成垂直硅纳米线400的沟道部分和源端。硅柱热氧化形成一层薄sio2作为栅氧化层(紧贴硅纳米线的部分)。然后化学气相淀积(chemicalvapordeposition)sio2作为第一介质层500并用反应离子刻蚀回刻得到需要的第一介质层500厚度，化学气相淀积多晶硅栅极600。

如图9～图11所示，反应离子刻蚀刻蚀多晶硅露出硅纳米线顶端，得到需要的多晶硅栅厚度。然后与垂直方向夹角0度进行n型杂质的离子注入形成漏端。此时硅纳米线沟道部分50nm，源端20nm，第一介质层500厚度20nm，多晶硅栅600厚度50nm。

漏端形成后化学气相淀积sio2作为第二介质层700并用反应离子刻蚀回刻得到需要的第二介质层厚度，高温退火后在顶端化学气相淀积多晶硅层800用反应离子刻蚀回刻得到所需厚度。然后对顶端多晶硅800进行n型杂质的离子注入使n型重掺杂区域与纳米线漏端练成一片形成新的漏端。此时漏端20nm，公共漏极10nm，公共原极10nm。

最后是快速热退火和标准金属化工艺，这是业界公知，不详细说明了。

实施例2,用于制造闪存存储单元器件，且工艺流程所需的离子注入的剂量在10¹⁶/cm²以下：

与实施例1唯一不同在于将实施例1中的栅极电介质sio2替换成闪存存储单元中电荷存储使用到的ono层。在实施例1的步骤c和步骤d中，省略硅柱热氧化这个工艺步骤，并在第一介质层(sio2)形成后化学气相淀积ono层(sio2-si3n4-sio2)栅介质710和多晶硅栅810，如图12和图13所示。然后刻蚀掉顶部多晶硅以及顶部ono层。其余工艺流程与实施例1相同，这样就能制造垂直硅纳米线晶体管为存储单元的闪存。

实施例1和实施例2的工艺流程所需的离子注入的剂量在10¹⁶/cm²以下，如果离子注入的剂量超过10¹⁶/cm²，硅、多晶硅、sio2介质层的结构被注入的离子破坏，则适用实施例3和实施例4的情况，将不使用离子注入作为掺杂手段。

实施例3，用于制造逻辑mosfet器件，且工艺流程所需的离子注入的剂量在10¹⁶/cm²以上：

此时由于离子注入剂量大，将对硅、多晶硅、sio2介质层的结构造成破坏，故不使用离子注入作为掺杂手段，将使用原位掺杂技术在化学气相淀积时进行杂质掺杂。原位掺杂减少了一个离子注入的工艺，而且可以做到均匀掺杂。

具体为，步骤a的第一步工艺流程中，不采用离子注入进行掺杂，而是在硅的气相外延中加入掺杂气体，比如ash3，ph3，b2h6等气体通入反应腔，可以实现砷、磷、硼等杂质在外延中的掺杂。本实施例中在硅的气相外延反应腔中通入ph3和sih4，通过以下反应进行磷的掺杂：

sih4+ph3→si+p+h2

生成的p将会进入si的晶格中形成掺杂杂质。控制气体ph3的浓度可以得到想要的在外延硅中的掺杂p的浓度。另外，在形成漏端的杂质掺杂工艺流程为，参考图14和图15，在形成多晶硅栅极后进行化学机械抛光将硅纳米线顶部磨平。然后进行到图16和图17，硅的气相外延并加入杂质气体ph3进行原位掺杂，并刻蚀形成顶部原位掺杂p的漏端820。最后一步见图18，化学气相淀积sio2介质层700，硅或多晶硅的气相外延并加入杂质气体ph3进行原位掺杂形成与多个晶体管漏端相连的垂直硅纳米线晶体管阵列的漏极830。

其余不涉及杂质掺杂的工艺流程与实施例1一致。

这样我们就用化学气相淀积中的原位掺杂技术代替了原有的离子注入，节省了工艺步骤和成本，并且掺杂比离子注入更均匀。

实施例4，用于制造闪存存储单元器件，且工艺流程所需的离子注入的剂量在10¹⁶/cm²以上：

本实施例与实施例2唯一不同在于使用原位掺杂技术代替了离子注入；本实施例与实施例3的唯一不同在于将实施例3中的栅极电介质sio2替换成闪存存储单元中电荷存储使用到的ono层，在实施例3的步骤c和步骤d中省略硅柱热氧化工艺步骤，在淀积多晶硅栅之前先淀积ono层(sio2-si3n4-sio2)作为栅极电介质，然后刻蚀掉顶部多晶硅以及顶部ono层。其余工艺流程与实施例3相同。我们可以结合实施例2与实施例3的内容，结合图12到图18的工艺流程的得到实施例4的工艺流程。步骤a和步骤b与实施例3的步骤a和步骤b一样，步骤c与实施例2的步骤c一样，步骤d相比实施例3的步骤d增加刻蚀顶部ono层的操作，步骤d其余流程～步骤g与实施例3的步骤d～步骤g一样。

实施例2-实施例4中的各尺寸与实施例1中的尺寸保持一致。

本发明所描述垂直硅纳米线晶体管制造工艺流程是主要的工艺流程步骤，不可能细致到每一个无关紧要的工艺上的细节都写进文本。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。