双向式硅控整流器的制作方法

本发明涉及一种双向式硅控整流器，且特别关于一种能降低接面电容的双向式硅控整流器。

背景技术：

受到静电放电(esd)的冲击而损伤，再加上一些电子产品，如笔记本电脑或手机亦作的比以前更加轻薄短小，对esd冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的esd保护装置来进行保护，则电子产品很容易受到esd的冲击，从而造成电子产品发生统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过iec61000-4-2标准的esd测试需求。对于电子产品的esd问题，使用瞬时电压抑制器(tvs)是较为有效的解决方法，让esd能量快速通过tvs予以释放，避免电子产品受到esd的冲击而造成伤害。tvs的工作原理如图1所示，在印刷电路板(pcb)上，瞬时电压抑制器10并联欲保护装置12，当esd情况发生时，瞬时电压抑制器10瞬间被触发，同时，瞬时电压抑制器10亦可提供一低电阻路径，以供瞬时的esd电流进行放电，让esd瞬时电流的能量通过瞬时电压抑制器10得以释放。

在美国专利公开号20090032838中，公开了对称式与双向式硅控整流器，其包含一基板、一埋层、一第一井区、一中间区、一第二井区、一第一半导体区、一第二半导体区、一第三半导体区、一第四半导体区、一第五半导体区与一第六半导体区。埋层设于基板上，第一井区、中间区与第二井区依序肩并肩地设于埋层上。第一半导体区与第二半导体区设于第一井区中，第三半导体区设于介于第一井区与中间区的接面中，其中第一闸极覆盖介于第二半导体区与第三半导体区之间的区域。第四半导体区与第五半导体区设于第二井区中，第六半导体区设于介于第二井区与中间区之间的接面中，其中第二闸极覆盖介于第五半导体区与第六半导体区之间的接面中。第一井区、第二井区与基板属于相同导电型，基板与埋层属于不同导电型。因此，介于井区与基板之间的接面电容无法降低，故对称式与双向式硅控整流器无法适用于高速应用。

因此，本发明针对上述的困扰，提出一种双向式硅控整流器，以解决存在的问题。

技术实现要素：

本发明的主要目的，在于提供一种双向式硅控整流器，其于掺杂井区的下方形成轻掺杂区，以降低接面电容，进而应用于高速元件。

为达上述目的，本发明提供一种双向式硅控整流器，其包含一轻掺杂半导体结构，属于第一导电型；一第一轻掺杂区与一第二轻掺杂区，属于第二导电型，第一轻掺杂区与第二轻掺杂区设于轻掺杂半导体结构中；一第一掺杂井区，属于第二导电型，第一掺杂井区设于第一轻掺杂区中，第一轻掺杂区的第一部分位于第一掺杂井区的下方；一第二掺杂井区，属于第二导电型，第二掺杂井区设于第二轻掺杂区中，第二轻掺杂区的第二部分位于第二掺杂井区的下方；一第一重掺杂区，属于第一导电型，第一重掺杂区设于第一掺杂井区中；一第二重掺杂区，属于第二导电型，第二重掺杂区设于第二掺杂井区中；一第三重掺杂区，属于第一导电型，第三重掺杂区设于第二掺杂井区中；以及一第四重掺杂区，属于第二导电型，第四重掺杂区设于第一掺杂井区中。

在本发明的一实施例中，第一轻掺杂区的第一部分与第二轻掺杂区的第二部分分别作为第一轻掺杂埋区与第二轻掺杂埋区。

在本发明的一实施例中，轻掺杂半导体结构更包含：一轻掺杂基板，属于第一导电型；以及一轻掺杂磊晶层，属于第一导电型，轻掺杂磊晶层设于轻掺杂基板，第一轻掺杂埋区与第二轻掺杂埋区设于轻掺杂基板中，第一掺杂井区与第二掺杂井区设于轻掺杂磊晶层中。

在本发明的一实施例中，双向式硅控整流器更包含一第三掺杂井区，其属于第一导电型，第三掺杂井区设于轻掺杂磊晶层中，第三掺杂井区的深度等于或深于第一重掺杂区、第二重掺杂区、第三重掺杂区与第四重掺杂区的深度。

在本发明的一实施例中，第三掺杂井区接触轻掺杂基板。

在本发明的一实施例中，轻掺杂半导体结构为轻掺杂半导体基板，第一轻掺杂区与第二轻掺杂区为轻掺杂井区。

在本发明的一实施例中，第一轻掺杂区环绕第一掺杂井区，第二轻掺杂区环绕第二掺杂井区。

在本发明的一实施例中，双向式硅控整流器更包含一第三掺杂井区，其属于第一导电型，第三掺杂井区设于轻掺杂基板中，第三掺杂井区的深度等于或深于第一重掺杂区、第二重掺杂区、第三重掺杂区与第四重掺杂区的深度。

在本发明的一实施例中，第三掺杂井区的深度等于第一掺杂井区与第二掺杂井区的每一者的深度。

附图说明

图1为现有技术中的与欲保护装置连接的瞬时电压抑制器的电路方块图。

图2为本发明的双向式硅控整流器的第一实施例的结构剖视图。

图3为本发明的双向式硅控整流器的第二实施例的结构剖视图。

图4为本发明的双向式硅控整流器的第三实施例的结构剖视图。

图5为本发明的双向式硅控整流器的第四实施例的结构剖视图。

附图标记说明：10-瞬时电压抑制器；12-欲保护装置；14-轻掺杂半导体结构；16-第一轻掺杂区；18-第一掺杂井区；20-第一重掺杂区；22-第二重掺杂区；24-第二轻掺杂区；26-第二掺杂井区；28-第三重掺杂区；30-第四重掺杂区；32-第一轻掺杂埋区；34-第二轻掺杂埋区；36-轻掺杂基板；38-轻掺杂磊晶层；40-第三掺杂井区；42-第三掺杂井区。

具体实施方式

本发明的实施例将藉由下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的元件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。

以下请参阅图2，以介绍本发明的双向式硅控整流器的第一实施例，其亦为对称式硅控整流器，并包含一轻掺杂半导体结构14、一第一轻掺杂区16、一第一掺杂井区18、一第一重掺杂区20、一第二重掺杂区22、一第二轻掺杂区24、一第二掺杂井区26、一第三重掺杂区28与一第四重掺杂区30。轻掺杂半导体结构14属于第一导电型，第一轻掺杂区16属于第二导电型，第一轻掺杂区16设于轻掺杂半导体结构14中。第一掺杂井区18属于第二导电型，第一掺杂井区18设于第一轻掺杂区16中。第一轻掺杂区16的第一部分位于第一掺杂井区18的下方。在第一实施例中，第一轻掺杂区16的第一部分作为第一轻掺杂埋区32。第一重掺杂区20属于第一导电型，第一重掺杂区20设于第一掺杂井区18中。第四重掺杂区30属于第二导电型，第四重掺杂区30设于第一掺杂井区18中。第一重掺杂区20与第四重掺杂区30电性连接第一接脚。第二轻掺杂区24属于第二导电型，第二轻掺杂区24设于轻掺杂半导体结构14中。第二掺杂井区26属于第二导电型，第二掺杂井区26设于第二轻掺杂区24中。第二轻掺杂区24的第二部分位于第二掺杂井区26的下方。在第一实施例中，第二轻掺杂区24的第二部分作为第二轻掺杂埋区34。第二重掺杂区22属于第二导电型，第二重掺杂区22设于第二掺杂井区26中。第三重掺杂区28属于第一导电型，第三重掺杂区28设于第二掺杂井区26中。第二重掺杂区22与第三重掺杂区28电性连接第二接脚。

轻掺杂半导体结构14更包含一轻掺杂基板36与一轻掺杂磊晶层38。轻掺杂基板36与轻掺杂磊晶层38属于第一导电型，轻掺杂磊晶层38设于轻掺杂基板36上。第一轻掺杂埋区32与第二轻掺杂埋区34设于轻掺杂基板36中，第一掺杂井区18与第二掺杂井区26设于轻掺杂磊晶层38中。此外，当第一导电型为p型时，第二导电型为n型。或者，当第一导电型为n型时，第二导电型为p型。当静电放电(esd)事件发生在第一接脚时，静电放电电流流经第一接脚、第一重掺杂区20、第一掺杂井区18、轻掺杂磊晶层38、第二掺杂井区26、第二重掺杂区22与第二接脚。第一掺杂井区18与第二掺杂井区26降低此流通路径的电阻。当静电放电事件发生在第二接脚时，静电放电电流流经第二接脚、第三重掺杂区28、第二掺杂井区26、轻掺杂磊晶层38、第一掺杂井区18、第四重掺杂区30与第一接脚。第一掺杂井区18与第二掺杂井区26亦能降低此流通路径的电阻。由于第一轻掺杂埋区32与第二轻掺杂埋区34的存在，第一掺杂井区18、第二掺杂井区26与轻掺杂基板36之间的接面电容得以降低，使双向式硅控整流器能应用在高速元件上。

以下请参阅图3，以介绍本发明的双向式硅控整流器的第二实施例，第二实施例与第一实施例差别在于第二实施例更包含一第三掺杂井区40，其属于第一导电型，且第三掺杂井区40设于轻掺杂磊晶层38。第三掺杂井区40的深度等于或深于第一重掺杂区20、第二重掺杂区22、第三重掺杂区28与第四重掺杂区30的深度。较佳地，第三掺杂井区40接触轻掺杂基板36。当静电放电(esd)事件发生在第一接脚时，静电放电电流流经第一接脚、第一重掺杂区20、第一掺杂井区18、轻掺杂磊晶层38、第三掺杂井区40、第二掺杂井区26、第二重掺杂区22与第二接脚。第一掺杂井区18、第二掺杂井区26与第三掺杂井区40降低此流通路径的电阻。当静电放电事件发生在第二接脚时，静电放电电流流经第二接脚、第三重掺杂区28、第二掺杂井区26、轻掺杂磊晶层38、第三掺杂井区40、第一掺杂井区18、第四重掺杂区30与第一接脚。第一掺杂井区18、第二掺杂井区26与第三掺杂井区40亦能降低此流通路径的电阻。由于第一轻掺杂埋区32与第二轻掺杂埋区34的存在，第一掺杂井区18、第二掺杂井区26与轻掺杂基板36之间的接面电容得以降低，使双向式硅控整流器能应用在高速元件上。

以下请参阅图4，以介绍本发明的双向式硅控整流器的第三实施例，第三实施例亦为对称式硅控整流器，其包含一轻掺杂半导体结构14、一第一轻掺杂区16、一第一掺杂井区18、一第一重掺杂区20、一第二重掺杂区22、一第二轻掺杂区24、一第二掺杂井区26、一第三重掺杂区28、一第四重掺杂区30与一第三掺杂井区42。轻掺杂半导体结构14属于第一导电型，第一轻掺杂区16属于第二导电型，第一轻掺杂区16设于轻掺杂半导体结构14中。第一掺杂井区18属于第二导电型，第一掺杂井区18设于第一轻掺杂区16中。第一轻掺杂区16的第一部分位于第一掺杂井区18的下方。第一重掺杂区20属于第一导电型，第一重掺杂区20设于第一掺杂井区18中。第四重掺杂区30属于第二导电型，第四重掺杂区30设于第一掺杂井区18中。第一重掺杂区20与第四重掺杂区30电性连接第一接脚。第二轻掺杂区24属于第二导电型，第二轻掺杂区24设于轻掺杂半导体结构14中。第二掺杂井区26属于第二导电型，第二掺杂井区26设于第二轻掺杂区24中。第二轻掺杂区24的第二部分位于第二掺杂井区26的下方。在第三实施例中，轻掺杂半导体结构14为轻掺杂半导体基板，且第一轻掺杂区16与第二轻掺杂区24为轻掺杂井区。第二重掺杂区22属于第二导电型，第二重掺杂区22设于第二掺杂井区26中。第三重掺杂区28属于第一导电型，第三重掺杂区28设于第二掺杂井区26中。第二重掺杂区22与第三重掺杂区28电性连接第二接脚。第三掺杂井区42属于第一导电型，第三掺杂井区42设于轻掺杂半导体基板中。第三掺杂井区42的深度等于或深于第一重掺杂区20、第二重掺杂区22、第三重掺杂区28与第四重掺杂区30的深度。较佳地，第三掺杂井区42的深度等于第一掺杂井区18与第二掺杂井区26的每一者的深度。此外，当第一导电型为p型时，第二导电型为n型。或者，当第一导电型为n型时，第二导电型为p型。

当静电放电(esd)事件发生在第一接脚时，静电放电电流流经第一接脚、第一重掺杂区20、第一掺杂井区18、轻掺杂半导体结构14、第三掺杂井区42、第二掺杂井区26、第二重掺杂区22与第二接脚。第三掺杂井区42、第一掺杂井区18与第二掺杂井区26降低此流通路径的电阻。当静电放电事件发生在第二接脚时，静电放电电流流经第二接脚、第三重掺杂区28、第二掺杂井区26、轻掺杂半导体结构14、第三掺杂井区42、第一掺杂井区18、第四重掺杂区30与第一接脚。第三掺杂井区42、第一掺杂井区18与第二掺杂井区26亦能降低此流通路径的电阻。由于第一轻掺杂区16与第二轻掺杂区24的存在，第一掺杂井区18、第二掺杂井区26与轻掺杂半导体结构14之间的接面电容得以降低，使双向式硅控整流器能应用在高速元件上。

以下请参阅图5，以介绍本发明的双向式硅控整流器的第四实施例，第四实施例与第三实施例差别在于第一轻掺杂区16与第二轻掺杂区24。在第四实施例中，第一轻掺杂区16环绕第一掺杂井区18，第二轻掺杂区24环绕第二掺杂井区26，使第二掺杂井区26与轻掺杂半导体结构14之间的接面电容及第一掺杂井区18与轻掺杂半导体结构14之间的接面电容得以大幅降低。第四实施例的操作过程与第三实施例的操作过程相同，于此不再赘述。

综上所述，本发明于掺杂井区的下方形成轻掺杂区，以降低接面电容，进而应用于高速元件。

以上所述仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的保护范围内。