半导体器件与其制作方法与流程

本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。

背景技术：

锗材料以其高而对称的载流子迁移率为优势而成为高性能mos器件极有希望的发展方向之一。但是，锗基nmos器件仍存在许多亟待解决的问题，如由于低的n型杂质激活浓度导致过大的源漏接触电阻，限制器件性能提升。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

技术实现要素：

本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术中锗基器件的源漏接触电阻较大的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：提供具有源区和/或漏区的半导体预备体，上述半导体预备体为锗基半导体预备体，且上述源区和/或上述漏区的掺杂杂质为第一n型杂质；在上述源区和/或上述漏区的裸露表面上设置预外延层，且上述预外延层包括基体材料和掺杂在上述基体材料中的第二n型杂质，上述基体材料包括非ge的第iv族元素，上述第二n型杂质的掺杂浓度在1.0×10²⁰cm^-3～9.0×10²¹cm^-3之间；向上述预外延层中注入第三杂质，使得上述预外延层的远离上述半导体预备体的部分非晶化，从而使得上述预外延层形成外延层；在上述外延层的远离上述源区和/或上述漏区的表面上设置电极层；对设置有电极层的上述半导体预备体进行热处理，形成源接触和/或漏接触。

进一步地，上述第三杂质包括第三n型杂质，向上述预外延层中注入上述第三杂质的过程包括：向上述预外延层中注入上述第三n型杂质，使得上述预外延层的远离上述半导体预备体的第一部分非晶化，且使得上述预外延层中的n型杂质的掺杂浓度为0.8～1.0c，其中，c为上述预外延层中的n型杂质的固溶度；对注入上述第三n型杂质的上述预外延层进行退火。

进一步地，上述第三杂质包括第三非n型杂质，向上述预外延层中注入上述第三杂质的过程还包括：向上述预外延层中注入第三非n型杂质，至少使得上述预外延层的远离上述半导体预备体的第二部分非晶化，且上述第三非n型杂质包括第iv族元素。

进一步地，上述第三杂质包括第三n型杂质和第三非n型杂质，向上述预外延层中注入上述第三杂质的过程还包括：向上述预外延层中注入上述第三n型杂质，使得上述预外延层的远离上述半导体预备体的第一部分非晶化，且使得上述预外延层中的n型杂质的掺杂浓度为0.8～1.0c，其中，c为上述预外延层中的n型杂质的固溶度；对注入上述第三n型杂质的上述预外延层进行退火；向退火后的上述预外延层中注入第三非n型杂质，至少使得上述预外延层的远离上述半导体预备体的包括第一部分的第二部分非晶化，且上述第三非n型杂质包括第iv族元素。

进一步地，在温度-100℃～25℃之间时，向上述预外延层中注入上述第三非n型杂质，优选上述基体材料包括硅，上述第三非n型杂质包括硅和/或锗。

进一步地，在温度-100℃～25℃之间时，向上述预外延层中注入上述第三n型杂质。

进一步地，采用动态表面退火工艺实施上述退火，优选上述退火的温度在500～1200℃之间。

根据本申请的另一方面，提供了一种半导体器件，该半导体器件由任一种上述的制作方法制作而成。

根据本申请的再一方面，提供了一种半导体器件，该半导体器件包括：半导体预备体，具有源区和/或漏区，上述半导体预备体为锗基半导体预备体，且上述源区和/或上述漏区的掺杂杂质为第一n型杂质；外延层，位于上述源区和/或上述漏区的表面上，上述外延层的远离上述半导体预备体的一侧具有非晶化的部分，上述外延层包括基体材料和掺杂在上述基体材料中的第二n型杂质，上述基体材料包括非ge的第iv族元素，上述第二n型杂质的掺杂浓度在1.0×10²⁰cm^-3～9.0×10²¹cm^-3之间；电极层，位于上述外延层的远离上述源区和/或上述漏区的表面上，一个上述电极层和一个上述外延层形成源接触或漏接触。

进一步地，上述非晶化的部分包括第三n型杂质，且上述外延层中的n型杂质的浓度为0.8～1.0c，其中，c为上述外延层中的n型杂质的固溶度。

进一步地，上述非晶化的部分包括第三非n型杂质，上述第三非n型杂质包括第iv族元素。

应用本申请的技术方案，上述的制作方法中，在源区和/或漏区的表面上设置掺杂有n型杂质的外延层，且该外延层中的n型杂质的浓度较高，在1.0×10²⁰cm^-3～9.0×10²¹cm^-3或者更高，这样，使得外延层中的n型杂质的激活浓度高于源区和/或漏区中的，进而可以降低源接触和/或漏接触的接触电阻；另外，该制作方法中，在外延层中形成非晶化的部分，使得电极层和非晶化接触的部分中n型掺杂杂质的浓度较高，从而使得接触电阻较小；再者，由于外延层的基体材料包括非ge的第iv族元素，该基体材料与锗具有很好的导带ec对准性，且导带有效质量mc相差不大，故引入的外延层和ge之间的界面的接触电阻很小。因此，该制作方法形成的源接触和/或漏接触的接触电阻较小。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1至图5示出了本申请一种半导体器件的制作过程的结构示意图；以及

图6示出了另一种半导体器件的结构示意图。

其中，上述附图包括以下附图标记：

10、半导体预备体；11、源区；12、漏区；20、预外延层；21、外延层；211、第一部分；212、第二部分；30、电极层；31、源接触；32、漏接触；40、栅极。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术所介绍的，现有技术中的锗基nmos器件中，源漏区具有较低的n型杂质激活浓度，进而导致过大的源漏接触电阻，限制器件性能提升，为了解决如上的技术问题，本申请提出了一种半导体器件与其制作方法。

本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法，该制作方法包括：提供具有源区11和/或漏区的半导体预备体，上述半导体预备体为锗基半导体预备体，且上述源区11和/或上述漏区的掺杂杂质为第一n型杂质，图1中仅示出了源区11；在上述源区11和/或上述漏区的裸露表面上设置预外延层20，且上述预外延层20包括基体材料和掺杂在上述基体材料中的第二n型杂质，上述基体材料包括非ge的第iv族元素，上述第二n型杂质的掺杂浓度在1.0×10²⁰cm^-3～9.0×10²¹cm^-3之间，图2中仅示出了在源区11的表面上设置外延层21后的结构；向上述预外延层20中注入第三杂质，使得上述预外延层20的远离上述半导体预备体的部分非晶化，如图2所示，向外延层21注入p离子；对部分非晶化的上述预外延层20进行退火，使得上述预外延层20形成外延层21；在退火后的上述外延层21的远离上述源区11和/或上述漏区的表面上设置电极层30；对设置有电极层30的上述半导体预备体进行热处理，形成源接触31和/或漏接触。

上述的制作方法中，在源区和/或漏区的表面上设置掺杂有n型杂质的外延层，且该外延层中的n型杂质的浓度较高，在1.0×10²⁰cm^-3～9.0×10²¹cm^-3或者更高，这样，使得外延层中的n型杂质的激活浓度高于源区和/或漏区中的，进而可以降低源接触和/或漏接触的接触电阻；另外，该制作方法中，在外延层中形成非晶化的部分，使得电极层和非晶化接触的部分中n型掺杂杂质的浓度较高，从而使得接触电阻较小；再者，由于外延层的基体材料包括非ge的第iv族元素，该基体材料与锗具有很好的导带ec对准性，且导带有效质量mc相差不大，故引入的外延层和ge之间的界面的接触电阻很小。因此，该制作方法形成的源接触和/或漏接触的接触电阻较小。

本申请的一种具体的实施例中，上述第三杂质包括第三n型杂质，向上述预外延层20中注入上述第三杂质的过程包括：向上述预外延层20中注入上述第三n型杂质，使得上述预外延层20的远离上述半导体预备体的第一部分211非晶化，如图2所示，且使得上述预外延层20中的n型杂质的掺杂浓度为0.8～1.0c，其中，c为上述预外延层20中的n型杂质的固溶度；对注入上述第三n型杂质的上述预外延层20进行退火。通过向预外延层20注入第三n型杂质以及后续的退火，使得预外延层20的n型杂质浓度进一步升高，从而可以进一步降低源接触31和/或漏接触的接触电阻。

为了进一步提升外延层21中的晶化程度，从而进一步降低接触电阻，本申请的一种实施例中，上述第三杂质包括第三非n型杂质，向上述预外延层20中注入上述第三杂质的过程还包括：向上述预外延层20中注入第三非n型杂质，至少使得上述预外延层20的远离上述半导体预备体的第二部分212非晶化，且上述第三非n型杂质包括第iv族元素，图3所示的过程中，向预外延层20中注入ge离子。

本申请的另一种实施例中，上述第三杂质包括第三n型杂质和第三非n型杂质，向上述预外延层20中注入上述第三杂质的过程还包括：向上述预外延层20中注入上述第三n型杂质，使得上述预外延层20的远离上述半导体预备体的第一部分211非晶化，且使得上述预外延层20中的n型杂质的掺杂浓度为0.8～1.0c，其中，c为上述预外延层20中的n型杂质的固溶度，从而进一步提升预外延层20中的n型杂质的掺杂浓度；对注入上述第三n型杂质的上述预外延层20进行退火，更进一步增加了预外延层20中的n型杂质的浓度；向退火后的上述预外延层20中注入第三非n型杂质，至少使得上述预外延层20的远离上述半导体预备体的包括第一部分211的第二部分212非晶化，，且上述第三非n型杂质包括第iv族元素即对已经晶化的第一部分211进行再一次的非晶化，使得预外延层20中的非晶化部分的体积更大且非晶化的效果更好，进一步减小了源接触31和/或漏接触的接触电阻。

为了进一步提升第一部分的非晶化效率，且引入较少的杂质，使得非晶化的效果较好，本申请的一种实施例中，在低温下进行第三非n型杂质的注入，具体地，在温度-100℃～25℃之间时，向上述预外延层中注入上述第三非n型杂质。

本申请的另一种具体的实施例中，上述基体材料包括硅，上述第三非n型杂质包括硅和/或锗。更具体的一种实施例中，上述基体材料为硅，上述第三非n型杂质为锗。

当然，上述基体材料与上述第三非n型杂质的可以为相同的材料，也可以为不同的材料，只要通过第三非n型杂质的注入能够使得预外延层发生进一步的非晶化即可，例如当基体材料为硅时，上述的第三非n型杂质也可以为硅。

当然，本申请中的基体材料并不限于仅包括硅，其还可包括硅锗和/或硅锗锡等，第三非n型杂质也并不限于硅和锗，还可以包括其他的iv族元素。

需要说明的是，本申请的“第iv族元素”是指化学元素周期表中的第iv族元素，包括硅、锗与锡等等。

为了进一步提升第一部分的非晶化效率，且引入较少的杂质，使得非晶化的效果较好，本申请的一种实施例中，在温度-100℃～25℃之间时，向上述预外延层中注入上述第三n型杂质。

需要说明的是，上述的第一n型杂质、第二n型杂质和第三n型杂质可以相同，也可以不同，本领域技术人员可以根据实际情况选择相同的第v族元素或者不同的第v族元素。具体地，第一n型杂质、第二n型杂质和第三n型杂质可以独立地选择p和/或as等。

为了简化工艺过程，本申请的一种实施例中，第一n型杂质、第二n型杂质和第三n型杂质均为p元素。

本申请中的上述对注入第三n型杂质的预外延层的退火可以是现有技术中的任何退火工艺，本领域技术人员可以根据实际情况选择合适的退火工艺来进行退火。

本申请的再一种实施例中，上述采用动态表面退火工艺实施上述退火。该动态表面退火工艺能够更好地激活n型杂质。

为了进一步降低该半导体器件的接触电阻，本申请的一种实施例中，预外延层的厚度在1～20nm之间。

本申请的一种优选的实施例中，在源区11和漏区的裸露表面上分别设置预外延层20，且这两个预外延层20可以在同一个过程中形成；然后再向两个预外延层20中均注入第三杂质，形成外延层21；最后在漏区表面上的外延层21的表面上设置源电极，在源区11表面上的外延层21上设置漏电极，最后，进行热处理，一般这里的热处理即为退火。具体形成的器件如图6所示。

需要说明的是，本申请的上述预外延层的设置以及电极层的设置工艺可以为现有技术中的任意一种可用的工艺，例如预外延层可以采用pecvd工艺，电极层可以采用真空蒸镀法形成。

本申请的另一种典型的实施方式中，提供了一种半导体器件，该半导体器件由上述的任一种制作方法制作而成。

上述的半导体器件，由于采用上述的制作方法形成，使得其的源接触电阻和/或漏接触电阻较小，进而该半导体器件的接触电阻较小，电学性能较好。

本申请的再一种典型的实施方式中，提供了一种半导体器件，如图5和图6所示，该半导体器件包括半导体预备体、外延层21和电极层30，其中，半导体预备体具有源区11和/或漏区，上述半导体预备体为锗基半导体预备体，且上述源区11和/或上述漏区的掺杂杂质为第一n型杂质；外延层21位于上述源区11和/或上述漏区的表面上，上述外延层21的远离上述半导体预备体的一侧具有非晶化的部分，上述外延层21包括基体材料和掺杂在上述基体材料中的第二n型杂质，上述基体材料包括非ge的第iv族元素，上述第二n型杂质的掺杂浓度在1.0×10²⁰cm^-3～9.0×10²¹cm^-3之间；电极层30位于上述外延层21的远离上述源区11和/或上述漏区的表面上，一个上述电极层30和一个上述外延层21之间形成源接触31或漏接触。

上述的半导体器件中，源区和/或漏区与电极层之间具有外延层，且该外延层中的第二n型杂质的浓度较高，这样使得该外延层中的n型杂质的浓度在1.0×10²⁰cm^-3～9.0×10²¹cm^-3或者更高，这样，使得外延层中的n型杂质的激活浓度高于源区和/或漏区中的，进而可以降低源接触和/或漏接触的接触电阻；且外延层的至少表层部分为非晶化部分，这样使得源区和外延层的界面处的n型杂质浓度较高，这样使得接触电阻较小；另外，由于外延层的基体材料包括非ge的第iv族元素，该基体材料与锗具有很好的导带ec对准性，且导带有效质量mc相差不大，故引入的外延层和ge之间的界面的接触电阻很小。因此，该半导体器件的源接触和/或漏接触的接触电阻较小。

需要说明的是，上述的外延层个数可以为一个，也可以为两个，但是，本领域技术人员可以根据实际情况选择设置一个外延层或者两个外延层，当设置一个外延层时，该外延层可以位于源区或漏区的表面上，图5示出的为位于源区的表面上的外延层。当外延层有两个时，两个外延层分别位于源区和漏区的表面上，如图6所示，这样可以进一步减小半导体器件的接触电阻，进而进一步提升半导体器件的电学性能。

为了进一步提升外延层中的n型杂质的浓度，从而进一步降低接触电阻，本申请的一种实施例中，上述非晶化的部分包括第三n型杂质，且上述外延层中的n型杂质的浓度为0.8～1.0c，其中，c为上述外延层中的n型杂质的固溶度。

本申请的另一种实施例中，上述非晶化的部分包括第三非n型杂质，上述第三非n型杂质包括第iv族元素，第三非n型杂质可以使得外延层中的非晶化程度更好，可进一步降低接触电阻，使得该半导体器件具有较小的寄生电阻。

本申请的另一种具体的实施例中，上述基体材料包括硅，上述第三非n型杂质包括硅和/或锗。更具体的一种实施例中，上述基体材料为硅，上述第三非n型杂质为锗。

当然，本申请中的基体材料并不限于仅包括硅，其还可包括硅锗和/或硅锗锡等，第三非n型杂质也并不限于硅和锗，还可以包括其他的iv族元素。

需要说明的是，本申请的“第iv族元素”是指化学元素周期表中的第iv族元素，包括硅、锗与锡等等。

需要说明的是，上述的第一n型杂质、第二n型杂质和第三n型杂质可以相同，也可以不同，本领域技术人员可以根据实际情况选择相同的第v族元素或者不同的第v族元素。具体地，第一n型杂质、第二n型杂质和第三n型杂质可以独立地选择p和/或as等。

为了简化工艺过程，本申请的一种实施例中，上述第一n型杂质、第二n型杂质和第三n型杂质均为p元素。

为了进一步降低该半导体器件的接触电阻，本申请的一种实施例中，外延层21的厚度在1～20nm之间，非晶化部分的厚度在1～20nm之间。

为了使得本领域技术人员可以更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明。

实施例

半导体器件的制作过程包括：

提供锗基半导体预备体10，该半导体预备体10包括锗衬底和设置在锗衬底中的源区11和漏区12，图1中只示出了源区11，漏区12与源区11相同，均掺杂有n型杂质p；

在上述源区11和上述漏区12的裸露表面上分别设置预外延层20，且各上述预外延层20包括基体材料和掺杂在上述基体材料中的第二n型杂质，上述基体材料为硅，第二n型杂质为p，上述第二n型杂质的掺杂浓度在1.0×10²⁰cm^-3～9.0×10²¹cm^-3之间，图2只是出了在源区11的表面上设置预外延层20；

在-50℃时，向各上述预外延层20中注入上述第三n型杂质p，注入的剂量为(0.1～1)1×10¹⁶cm^-2，使得各上述预外延层20的远离上述半导体预备体10的第一部分211非晶化，且使得各上述预外延层20中的n型杂质的掺杂浓度为0.8～1.0c，其中，c为上述预外延层20中的n型杂质的固溶度，如图2所示；

采用动态表面退火工艺对注入上述第三n型杂质的各上述预外延层20进行退火，退火的温度为500～1200℃；

向退火后的各上述预外延层20中注入第三非n型杂质ge，使得各上述预外延层20的远离上述半导体预备体10的包括第一部分211的第二部分212非晶化，形成外延层21，图3示出的为在源区11上方的预外延层20中注入ge。

在上述外延层21的远离上述源区11和/或上述漏区12的表面上设置电极层30，具体为ti层，图4示出的为在源区11上方形成一个电极层30，具体为源电极；

对设置有电极层30的上述半导体预备体10进行热处理，热处理的温度为400-600℃，形成源接触31和漏接触32，具体形成tisix/si/ge接触，图4示出的源区11上方形成源接触31，最终形成如图6所示的结构，非晶硅层在热处理过程中一方面修复一方面被消耗。该半导体器件还包括栅极40，具体见图6所示。由于硅与锗具有很好的导带ec对准，导带有效质量mc相差不大，故引入的si/ge界面电阻很小；且硅中n型杂质激活浓度远高于锗，所以本实施例中形成的tisix/si/ge接触相比tisix/ge接触电阻率有效降低。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的制作方法中，在源区和/或漏区的表面上设置掺杂有n型杂质的外延层，且该外延层中的n型杂质的浓度较高，在1.0×10²⁰cm^-3～9.0×10²¹cm^-3或者更高，这样，使得外延层中的n型杂质的激活浓度高于源区和/或漏区中的，进而可以降低源接触和/或漏接触的接触电阻；另外，该制作方法中，在外延层中形成非晶化的部分，使得电极层和非晶化接触的部分中n型掺杂杂质的浓度较高，从而使得接触电阻较小；再者，由于外延层的基体材料包括非ge的第iv族元素，该基体材料与锗具有很好的导带ec对准性，且导带有效质量mc相差不大，故引入的外延层和ge之间的界面的接触电阻很小。因此，该制作方法形成的源接触和/或漏接触的接触电阻较小。

2)、本申请的半导体器件，由于采用上述的制作方法形成，使得其的源接触电阻和/或漏接触电阻较小，进而该半导体器件的接触电阻较小，电学性能较好。

3)、本申请的半导体器件，源区和/或漏区与电极层之间具有外延层，且该外延层中的第二n型杂质的浓度较高，这样使得该外延层中的n型杂质的浓度在1.0×10²⁰cm^-3～9.0×10²¹cm^-3或者更高，这样，使得外延层中的n型杂质的激活浓度高于源区和/或漏区中的，进而可以降低源接触和/或漏接触的接触电阻；且外延层的至少表层部分为非晶化部分，这样使得源区和外延层的界面处的n型杂质浓度较高，这样使得接触电阻较小；另外，由于外延层的基体材料包括非ge的第iv族元素，该基体材料与锗具有很好的导带ec对准性，且导带有效质量mc相差不大，故引入的外延层和ge之间的界面的接触电阻很小。因此，该半导体器件的源接触和/或漏接触的接触电阻较小。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。