一种DMOS器件及其制造方法与流程

本发明涉及晶体管技术领域，具体涉及一种dmos器件及其制造方法。

背景技术：

碳化硅(sic)材料和(gan)材料是宽禁带半导体材料，是继以硅为第一代半导体和以砷化镓为第二代半导体材料之后迅速发展起来的新型半导体材料。sic半导体材料具有宽带隙、高饱和漂移速度、高导热率、高临界击穿电场等突出优点，特别适合制作大功率、高温、高压、抗辐照电子器件，因此sic功率器件的制备是目前业界研究的热点，是市场急需开发出的电力电子器件。

目前的sic功率器件主要存在的问题之一是低导通功率损失与低开关损失之间的冲突关系，具体为表现为现有技术中的dmos器件在开关过程中功率损耗和导通电阻大。

技术实现要素：

为了解决现有技术中功率器件存在的功率损耗和导通电阻大的技术问题，本申请提供一种dmos器件及其制造方法。

一种dmos器件,包括半导体衬底，还包括：

设置在所述衬底上的外延层，所述外延层内形成有p型体区以及位于所述p型体区内的n型源区；

所述p型体区表面设置有多条沟槽；

设置在所述多条沟槽表面的栅极区域以及形成在所述栅极区域上的第一金属层，形成栅极；

设置在所述栅极区域和第一金属层之间的介质层；

设置在所述n型源区上的第二金属层，形成源极。

其中，所述p型体区包括第一p型体区和第二p型体区；

所述n型源区包括第一n型源区和第二n型源区，所述第一n型源区和第二n型源区分别位于所述第一p型体区和第二p型体区的端部。

其中，所述第一p型体区和第二p型体区上表面均设有多条所述沟槽，所述沟槽沿着所述p型体区内和n型源区之间电流流向设置。

进一步的，还包括：

设置在所述半导体衬底背面的第三金属层，形成漏极。

其中，所述介质层为氮化硅层或二氧化硅中的一种。

其中，所述第一金属层为氮化钛、钛、铂、钴或铝中的一种或任意组合。

一种dmos器件制造方法，包括：

在半导体衬底上形成外延层；

在所述外延层上注入p型离子形成p型体区；

在所述p型体区内注入n型离子形成n型源区；

采用icp方法在所述p型体区刻蚀出多条沟槽，形成栅极区域；

在所述栅极区域沉淀第一金属层，形成栅极；

在所述n型源区淀积第二金属层形成源极。

其中，所述在所述栅极区域沉淀第一金属层，形成栅极之前，还包括：

在所述p型体区和n型源区上淀积介质层。

其中，在所述n型源区淀积第二金属层形成源极之后，还包括：

在所述半导体衬底的背面淀积第三金属层，形成漏极。

其中，所述在所述n型源区淀积第二金属层形成源极之后，在所述半导体衬底的背面淀积第三金属层，形成漏极之前，还包括：

在所述源极和栅极表面采用pecvd方法形成保护层。

依据上述实施例的dmos器件，在p型体区的表面刻蚀有多条沟槽，在该沟槽的表面形成栅金属层作为栅极，这种结构增加了单位面积内导通电流的传输宽度，相当于增加了栅极的宽度，可以有效减少该dmos器件的导通电阻，改善器件在开关过程中栅漏电荷的积累和释放速度，改善了器件的短路性能，从而有效解决了低导通功率损失与低开关损失之间冲突的技术问题。

附图说明

图1为本申请实施例提供的dmos器件的二维结构示意图；

图2为本申请实施例提供的dmos器件的三维结构示意图；

图3为沿图2中aa’的剖面示意图；

图4(a)为现有技术的dmos器件导通路径示意图；

图4(b)为本申请实施例的dmos器件导通路径示意图；

图5为本申请实施例的tedmos器件和现有的dmos器件在不同过驱电压下的导通电阻示意图；

图6(a)为本申请实施例的tedmos器件开启时电流电压信息示意图；

图6(b)为现有技术的dmos器件开启时电流电压信息示意图；

图7(a)为本申请实施例的tedmos器件关闭时电流电压信息示意图；

图7(b)为现有技术的dmos器件关闭时电流电压信息示意图；

图8为本申请实施例的tedmos器件和现有的dmos器件导通时栅漏电荷qgd对比示意图；

图9为本申请实施例的tedmos器件和现有的dmos器件导通时导通电阻rona对比示意图。

图10为本申请实施例的dmos器件制造方法流程图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。

另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。

实施例1

本实施例提供一种dmos器件，如图1，该dmos器件包括：

半导体衬底2；

形成在该半导体衬底上的外延层3，该外延层3形成n-区漂移区，用于电子漂移；其中，在外延层3内形成有p型体区4以及在该p型体区4内形成有n型源区6；

其中，在p型体区4的表面通过刻蚀形成有多条沟槽51；

其中，在p型体区4内的多条沟槽51表面形成了栅极区域，在该栅极区域上设有第一金属层，该第一金属层形成栅极5。其中，在第一金属层和栅极区域之间设有介质层52；

设置在n型源区上的第二金属层，形成了源极63。

本实施例的dmos器件，p型体区4的表面刻蚀有多条沟槽51，在该沟槽51的表面形成栅金属层作为栅极5，通过设计的多条沟槽51增加了doms器件在栅极控制区域的导通路径数量，每一条沟槽51相当于一条电流导通路径，这种结构增加了单位面积内导通电流的传输宽度，即p型体区4表面的导电沟槽51宽度增加使得导通电流路径的有效宽度增加，等效于栅宽的增加，单位面积内栅宽的增加使得单位面积的沟道导通电阻减小，可以有效减少该dmos器件的导通电阻，改善器件在开关过程中栅漏电荷的积累和释放速度，改善了器件的短路性能。

具体的，如图2，在一个晶体单元中，p型体区4包括第一p型体区41和第二p型体区42，n型源区包括第一n型源区61和第二n型源区62，其中，第一n型源区61和第二n型源62区分别位于第一p型体区41和第二p型体区42的端部。

其中，在第一p型体区41和第二p型体区42的上表面均设有多条沟槽51，沟槽沿着p型体区内4和n型源区6之间电流流向设置，每一条沟槽51相当于一条电流导通路径，增加了单位面积内导通电流的传输宽度，相当于增加了栅极5的宽度，可以有效减少该dmos器件的导通电阻。

进一步的，在半导体衬底2的背面还设有第三金属层，形成漏极1。

优选的，本实施例中的介质层52为氮化硅，在其他实施例中还可以采用二氧化硅。

其中，本实施例第一金属层为氮化钛，在其他实施例中还可以选中镍、钛、铂、钴或铝中的一种或者多种的任意组合。

以下将本申请提供的dmos器件和现有的dmos器件的效果进行详细的实验说明。

如图4(a)为现有技术中的dmos管的导通路径示意图，图4(b)为本申请实施例提供的dmos管的导通路径示意图，为了方便示意，以下简称本申请提供的dmos管为tedmos，如图4(a)中的单位沟槽宽度为w，图4(b)中的单位沟槽宽度为w/2,减小了单位沟槽的宽度，则单位面积内可设置的沟槽51的数量增加，每个沟槽51对应的导通电阻基本相同，多个沟槽51并联之后其导通电阻下降，此时，如图4(a)中现有的dmos管的沟道导通电阻为rchannel,则图4(b)中的dmos管的沟槽导通电阻为rchannel/2，通过以上分析可知，本申请通过设置多条导电沟槽51可以有效的降低沟槽导通电阻，从而降低了tedmos器件的导通电阻，其中tedmos器件的导通电阻包含了欧姆接触电阻、沟道电阻和漂移区电阻。

如图5为本申请的dmos管(图中的tedmos)与现有的dmos(图中的dmos)管的导通电阻的仿真图，由图可以看出本申请的tedmos器件的导通电阻和现有的dmos器件相比大幅度降低。

进一步的，doms器件正常工作时，在开关的过程中都会造成功率损失，影响doms器件的短路性能，本实施例中选取现有技术中常见的dmos器件和本申请提供的dmos器件对其开启和关闭时的电压和电流进行测试，如图6(a)为本实施例提供的tedmos器件开启时的电压和电流信息，图6(b)为现有技术中常见的dmos器件开启时的电压和电流信息，其中，图6(a)和图6(b)中的纵坐标分别表示导通的电流和电压，由图6(a)和图6(b)对比可知，器件开启时，本实施例提供的tedmos器件的电压和电流反应速度更快，因此在开始起消耗的功率更少，由此改善了器件的短路性能。

进一步的，对两个器件关闭时的电压和电流信息进行测试，如图7(a)为本申请实施例提供的tedmos器件关闭的电压和电流信息，图7(b)为现有技术中常见的dmos器件关闭时的电压和电流信息，图7(a)和图7(b)中的纵坐标分别表示导通的电流和电压对比可以在器件关闭过程中，本实施例提供的tedmos器件和现有的dmos器件的反应速度几乎相同，器件的电流和电压也基本接近，因此在关闭时，本申请的实施例提供的tedmos器件和现有的dmos器件消耗功率相比优势并不明显。

进一步的，对本申请的实施例提供的tedmos器件和现有的dmos器件导通时的栅漏电荷qgd进行测试，结果如图8所示，可见经过测量导通时，本实施例提供的tedmos器件的栅漏电荷qgd和现有的dmos器件相比，降低了35％。同时对于两个器件导通时的导通电阻进行测试，如图9所示，本实施例的tedmos器件的导通电阻rona比现有的dmos器件的导通电阻rona降低了47％。

通过以上所述可以看出，本申请提出的dmos器件和现有的dmos器件相比，导通电阻更低，且开启反应时间更短，因此在导通时的耗能更少，解决了现有技术中该类型器件存在的低导通损耗和地开关损耗之间冲突的关系。另外，本申请提出的dmos器件通过改变沟槽的数量和长度，可以协调器件的击穿电压、导通电阻和导通电流的关系，使得适用范围更加广泛。

实施例2

本实施例提供一种dmos器件的制造方法，如图10，包括以下步骤：

步骤201：在半导体衬底2上形成外延层3；

步骤202：在外延层3上注入p型离子形成p型体区4；

步骤203：在p型体区4内注入n型离子形成n型源区6；

步骤204：采用icp方法在p型体区4刻蚀出多条沟槽51，形成栅极区域；

步骤205：在栅极区域沉淀第一金属层，形成栅极5；

步骤206：在n型源区淀积第二金属层形成源极63。

进一步的，在步骤205：在栅极区域沉淀第一金属层，形成栅极5之前，还包括：在p型体区4和n型源区6上淀积介质层52，具体为：

使用lpcvd方法在p型体区4和n型源区6的表面生长上一层350a厚的氮化硅介质层52，该介质层52即为栅介质层。

进一步的，在步骤206：在n型源区淀积第二金属层形成源极63之后，还包括：在半导体衬底2的背面淀积第三金属层，形成漏极1；具体采用pvd方法在衬底2的背面淀积上第三金属层形成漏极1，并进行退火形成漏极欧姆接触。

其中，步骤202：在外延层3上注入p型离子形成p型体区4，包括：对晶圆进行清洗后，经过黄光光刻，然后采用离子注入的方法注入b(硼)元素，形成p型体区4，即为p-区。

进一步的，在形成p型体区4后还包括：通过离子注入的方法在外延层3内注入n元素，形成n-区。

其中，步骤203中，在p型体区4内注入n型离子形成的n型源区6，即为n区。

其中，在n型源6区淀积第二金属层形成源极63之后，在半导体衬底2的背面淀积第三金属层，形成漏极1之前，还包括：在源极63和栅极5表面采用pecvd方法形成保护层，该保护层包括6000a厚度的teos和3000a厚度的氮化硅，保护层作为最上层用于保护器件。

进一步的，在衬底2的背面淀积上第三金属层形成漏极1之前，还包括:在已经形成的源极63和栅极5的表面涂上一层保护膜，用于保护正面，在淀积完第三金属层形成漏极后，需要除去正面的保护膜。

其中，本实施例中，第一金属层、第二金属层和第三金属层均选用氮化钛，在其他实施例中还可以选择钛、铂、钴或铝中的一种或任意组合。

通过本实施例制成的dmos器件，在p型体区4的表面刻蚀有多条沟槽51，在该沟槽51的表面形成栅金属层作为栅极5，这种结构增加了单位面积内导通电流的传输宽度，相当于增加了栅极5的宽度，可以有效减少该dmos器件的导通电阻，改善器件在开关过程中栅漏电荷的积累和释放速度，改善了器件的短路性能，从而有效解决了低导通功率损失与低开关损失之间冲突的技术问题。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。