一种薄膜晶体管结构、阵列基板、显示面板及显示装置的制作方法

本实用新型涉及显示技术领域，特别是涉及一种薄膜晶体管结构、阵列基板、显示面板及显示装置。

背景技术：

在显示装置中的一些高负载区域，如cell test(面板测试)区域、GOA(Gate on Array，阵列基板行驱动)区域、Demux(多路复用)区域，为了能够驱动高负载，一般使用沟道宽长比较大的TFT(Thin Film Transistor，薄膜晶体管)。

如图1所示，在现有的薄膜晶体管结构中，在衬底11上依次形成栅极12和栅绝缘层13，在栅绝缘层13上依次形成连续的有源区14和刻蚀阻挡层15，接着在刻蚀阻挡层15上形成源极16和漏极17，并通过刻蚀阻挡层15上的过孔与连续的有源区14连接，最后形成钝化层18，通过在连续的有源区14上形成源极16和漏极17，使得源极16和漏极17之间的沟道宽度增大，从而增大薄膜晶体管结构的沟道宽长比。

但是，由于有源区的面积较大，工艺缺陷、杂质等较易形成于有源区上，使得有源区的良率降低，且背光源发出的光线经过折射、散射、漫反射等更容易照射在有源区，使得有源区的材料性能退化，导致薄膜晶体管结构的漏电流增大。

技术实现要素：

鉴于上述问题，提出了本申请实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种薄膜晶体管结构、阵列基板、显示面板及显示装置。

为了解决上述问题，本申请实施例公开了一种薄膜晶体管结构，包括并联的至少两个薄膜晶体管，每个薄膜晶体管均包括栅极、有源区、源极和漏极，且相邻两个薄膜晶体管的有源区分隔设置。

优选地，所述相邻两个薄膜晶体管的栅极连接，所述相邻两个薄膜晶体管的源极连接，所述相邻两个薄膜晶体管的漏极也连接。

优选地，所述薄膜晶体管结构还包括源极信号线和漏极信号线；

所述源极信号线与所述至少两个薄膜晶体管的源极连接，所述漏极信号线与所述至少两个薄膜晶体管的漏极连接。

优选地，所述源极信号线和所述漏极信号线沿垂直于所述源极的方向排布。

优选地，所述源极信号线和所述漏极信号线沿平行于所述源极的方向排布。

优选地，所述薄膜晶体管结构还包括栅极信号线；

所述栅极信号线与所述至少两个薄膜晶体管的栅极连接，且所述栅极信号线与所述源极信号线相互垂直。

优选地，所述每个薄膜晶体管的沟道宽长比均大于1。

优选地，所述有源区的材料为非晶硅、多晶硅、氧化物半导体中的任意一种。

优选地，所述薄膜晶体管还包括栅绝缘层、刻蚀阻挡层和钝化层；

所述栅绝缘层覆盖所述栅极，所述有源区位于所述栅绝缘层远离所述栅极的一侧，所述刻蚀阻挡层覆盖所述有源区和所述栅绝缘层，所述源极和所述漏极通过所述刻蚀阻挡层上的过孔与所述有源区连接，所述钝化层覆盖所述源极、所述漏极和所述刻蚀阻挡层。

为了解决上述问题，本申请实施例还公开了一种阵列基板，包括衬底以及上述的薄膜晶体管结构，所述薄膜晶体管结构设置在所述衬底上。

为了解决上述问题，本申请实施例还公开了一种显示面板，包括上述的阵列基板。

为了解决上述问题，本申请实施例另外公开了显示装置，包括上述的显示面板。

本申请实施例包括以下优点：

本申请实施例中，通过将至少两个薄膜晶体管并联形成薄膜晶体管结构，每个薄膜晶体管均包括栅极、有源区、源极和漏极，且相邻两个薄膜晶体管的有源区分隔设置。通过将至少两个薄膜晶体管并联，且将相邻两个薄膜晶体管之间的有源区材料刻蚀去除，使得相邻两个薄膜晶体管之间没有有源区材料，在提高薄膜晶体管结构的沟道宽长比的同时，减小薄膜晶体管结构中有源区的面积，从而可提高有源区的良率，降低薄膜晶体管结构的漏电流。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1示出了现有的一种薄膜晶体管结构的结构示意图；

图2示出了本申请实施例的一种薄膜晶体管结构的结构示意图；

图3示出了本申请实施例的另一种薄膜晶体管结构的结构示意图；

图4示出了本申请实施例的薄膜晶体管结构的截面图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例一

参照图2，示出了本申请实施例的一种薄膜晶体管结构的结构示意图，图3示出了本申请实施例的另一种薄膜晶体管结构的结构示意图，图4示出了本申请实施例的薄膜晶体管结构的截面图。

如图2至图4所示，本申请实施例提供了一种薄膜晶体管结构，包括并联的至少两个薄膜晶体管20，每个薄膜晶体管20均包括栅极22、有源区24、源极26和漏极27，且相邻两个薄膜晶体管20的有源区24分隔设置。

在本申请实施例中，通过将至少两个薄膜晶体管20并联，来提高膜晶体管结构的沟道宽长比，进而可用于驱动高负载，其中，每个薄膜晶体管20的结构相同，均包括栅极22、有源区24、源极26和漏极27.

将任意相邻两个薄膜晶体管20之间的有源区材料刻蚀去除，使得相邻两个薄膜晶体管20之间没有有源区材料，减小薄膜晶体管结构中有源区24的面积，使得工艺缺陷、杂质等在有源区24上形成的机率减小，从而可提高有源区24的良率；同时，由于去除了任意相邻两个薄膜晶体管20之间的有源区材料，使得该部分不会因为背光源发出的光线照射而导致材料性能退化，在一定程度上可以降低薄膜晶体管结构的漏电流。

需要说明的是，图2和图3中仅仅示出了一种示例性的薄膜晶体管结构，其包括8个并联的薄膜晶体管20，可以理解的是，本申请实施例中的薄膜晶体管结构包括的并联的薄膜晶体管20的数量大于或等于2即可，在实际应用，根据实际的需求，设定并联的薄膜晶体管20的数量；图4是图2和图3中的薄膜晶体管结构沿截面A-A’得到的截面图。

其中，并联的至少两个薄膜晶体管20指的是，在至少两个薄膜晶体管20中，相邻的两个薄膜晶体管20的源极26连接，相邻的两个薄膜晶体管的漏极27也连接。

在本申请一种优选的实施例中，相邻两个薄膜晶体管20的栅极22连接，相邻两个薄膜晶体管20的源极26连接，相邻两个薄膜晶体管20的漏极27也连接。

在实际制作过程中，在形成栅金属薄膜后，对于每一个薄膜晶体管结构，其不需要对薄膜晶体管结构中的每个薄膜晶体管20的栅金属薄膜进行图案化处理，可简化制作工艺复杂度。

当然，相邻两个薄膜晶体管20的栅极22也可不连接，每个薄膜晶体管20均包括独立的栅极22，在需要通过薄膜晶体管结构驱动高负载时，同时向至少两个薄膜晶体管20的栅极22输入相同的栅极信号，控制至少两个薄膜晶体管20导通。

如图2和图3所示，薄膜晶体管结构还包括源极信号线31和漏极信号线32；源极信号线31与至少两个薄膜晶体管20的源极26连接，漏极信号线32与至少两个薄膜晶体管20的漏极27连接。

该源极信号线31用于向源极26输入源极信号，该漏极信号线32还与高负载连接，在薄膜晶体管结构处于导通的情况下，当向薄膜晶体管结构的源极信号线31输入源极信号时，漏极信号会通过漏极信号线32来驱动高负载。

在制作形成源极26和漏极27时，可同时形成源极信号线31和漏极信号线32，源极信号线31、漏极信号线32、源极26和漏极27采用的材料相同。

如图2所示，源极信号线31和漏极信号线32沿垂直于源极26的方向排布。

在本申请的一种实施例中，源极26和漏极27平行设置，将源极信号线31和漏极信号线32沿垂直于源极26的方向排布，当在阵列基板中，源极26和漏极27沿水平方向排布，则源极信号线31和漏极信号线32沿竖直方向排布。

如图3所述，源极信号线31和漏极信号线32沿平行于源极26的方向排布。

在本申请的另一种实施例中，源极26和漏极27平行设置，将源极信号线31和漏极信号线32沿平行于源极26的方向排布，当在阵列基板中，源极26和漏极27沿水平方向排布，则源极信号线31和漏极信号线32也沿水平方向排布。

当然，薄膜晶体管结构还包括栅极信号线(未在图2至图4中示出)，栅极信号线与至少两个薄膜晶体管20的栅极22连接，且栅极信号线与源极信号线31相互垂直。

例如，当源极信号线31沿竖直方向排布，栅极信号线沿水平方向排布。

其中，每个薄膜晶体管20的沟道宽长比均大于1，当薄膜晶体管结构包括N个薄膜晶体管20时，对应的薄膜晶体管结构的沟道宽长比大于N，N为大于1的正整数。

通过增大每个薄膜晶体管20的沟道宽长比，从而增加薄膜晶体管结构的沟道宽长比，以驱动高负载，因此，本申请实施例中的薄膜晶体管结构可应用于cell test、GOA、Demux等高负载区域。

如图4所示，薄膜晶体管20还包括栅绝缘层23、刻蚀阻挡层25和钝化层28；栅绝缘层23覆盖栅极22，有源区24位于栅绝缘层23远离栅极22的一侧，刻蚀阻挡层25覆盖有源区24和栅绝缘层23，源极26和漏极27通过刻蚀阻挡层25上的过孔与有源区24连接，钝化层28覆盖源极26、漏极27和刻蚀阻挡层25。

具体的，在衬底21上形成一层栅金属薄膜，对栅金属薄膜进行图案化处理形成栅极22，例如，采用掩膜板通过光刻工艺腐蚀形成栅极22，接着采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)或其它沉积方法形成栅绝缘层23，在栅绝缘层23上形成有源层薄膜，对有源层薄膜进行图案化处理形成多个相互间隔的有源区24，任意相邻两个有源区24之间没有有源区材料，然后形成刻蚀阻挡层25，该刻蚀阻挡层25覆盖有源区24和栅绝缘层23，在刻蚀阻挡层25上与有源区24对应的位置处，刻蚀形成过孔，该过孔贯穿刻蚀阻挡层25，然后在刻蚀阻挡层25上形成源漏金属薄膜，对源漏金属薄膜进行图案化处理形成源极26和漏极27，在刻蚀阻挡层25上形成源漏金属薄膜时，源漏金属薄膜也会形成在刻蚀阻挡层25上的过孔内，因此，图案化处理形成的源极26和漏极27会通过刻蚀阻挡层25上的过孔与有源区24连接，最后，形成钝化层28，该钝化层28覆盖源极26、漏极27和刻蚀阻挡层25。

其中，栅金属薄膜和源漏金属薄膜可采用相同或类似的工艺方法制作，例如，磁控溅射、蒸发等工艺，栅极22、源极26和漏极27的材料可采用钼、铝、铝镍合金、铬、铜等材料，栅绝缘层23的材料可采用氮化硅、氧化硅、氮氧化硅等材料。

有源区24的材料为非晶硅、多晶硅、氧化物半导体中的任意一种。

当有源区24的材料为非晶硅时，直接用PECVD或其他沉积方法在栅绝缘层23上形成非晶硅薄膜，在非晶硅薄膜上涂覆光刻胶，采用掩膜板对光刻胶进行曝光显影，然后对非晶硅薄膜进行性刻蚀以形成所需图案；当有源区24的材料为多晶硅时，可利用PECVD或其他沉积方法在栅绝缘层23上形成非晶硅薄膜，通过激光退火或者固相结晶方法，使得非晶硅薄膜结晶形成多晶硅薄膜，然后在多晶硅薄膜上涂覆光刻胶，采用掩膜板对光刻胶进行曝光显影，然后对多晶硅薄膜进行性刻蚀以形成所需图案；当有源区24的材料为氧化物半导体时，如IGZO(Indium GalliumZinc Oxide，铟镓锌氧化物)，在栅绝缘层23上形成氧化物半导体薄膜后，在氧化物半导体薄膜上涂覆光刻胶，采用掩膜板对光刻胶进行曝光显影，然后对氧化物半导体薄膜进行性刻蚀以形成所需图案。

在本申请实施例中，通过将至少两个薄膜晶体管并联形成薄膜晶体管结构，每个薄膜晶体管均包括栅极、有源区、源极和漏极，且相邻两个薄膜晶体管的有源区分隔设置。通过将至少两个薄膜晶体管并联，且将相邻两个薄膜晶体管之间的有源区材料刻蚀去除，使得相邻两个薄膜晶体管之间没有有源区材料，在提高薄膜晶体管结构的沟道宽长比的同时，减小薄膜晶体管结构中有源区的面积，从而可提高有源区的良率，降低薄膜晶体管结构的漏电流。

实施例二

本申请实施例提供了一种阵列基板，包括衬底21以及上述的薄膜晶体管结构，薄膜晶体管结构设置在衬底21上。

其中，衬底21可以是玻璃基板或PI(Polyimide，聚酰亚胺)基板。

关于薄膜晶体管结构的具体描述可以参照实施例一的描述，本申请实施例对此不再赘述。

本申请实施例还提供了一种显示面板，包括上述的阵列基板。

本申请实施例另外提供了一种显示装置，包括上述的显示面板。

在本申请实施例中，通过将至少两个薄膜晶体管并联形成薄膜晶体管结构，每个薄膜晶体管均包括栅极、有源区、源极和漏极，且相邻两个薄膜晶体管的有源区分隔设置。通过将至少两个薄膜晶体管并联，且将相邻两个薄膜晶体管之间的有源区材料刻蚀去除，使得相邻两个薄膜晶体管之间没有有源区材料，在提高薄膜晶体管结构的沟道宽长比的同时，减小薄膜晶体管结构中有源区的面积，从而可提高有源区的良率，降低薄膜晶体管结构的漏电流。

尽管已描述了本申请实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以权利要求的保护范围为准。