CMOS图像传感器及其制造方法与流程

本发明涉及半导体制造技术领域，特别涉及一种cmos图像传感器及其制造方法。

背景技术：

高光溢出现象(blooming)定义为，在强光条件照射下，在光电二极管(photodiode，pd)区产生大量电子，流向临近像素光电二极管的现象。

串扰(crosstalk)是光电二极管阵列的一个重要噪声源。串扰是定义为噪声注入到图像传感器相邻像素的活动。其本质是一个信号对另外一个信号耦合产生的干扰噪声。串扰的存在会降低图像的清晰度,严重影响最终输出图像的质量。随着科技的发展，像素尺寸越来越小,较小的像素尺寸,提供更高的成像空间分辨率,但图像传感器对串扰变得更加敏感,这本身会导致空间分辨率退化。此外在线性和阵列图像传感器,非均匀串扰会导致固定模式噪音(fixedpatternnoise，fpn)。因此，小尺寸工艺下对图像传感器中的串扰问题进行研究具有重要意义。

cmos图像传感器(cmosimagesensors，简称cis)中的串扰可以分为滤光片串扰，光学串扰及电学串扰。目前解决串扰的方法，针对光学串扰，有微透镜和气隙保护环；针对电学串扰有深p型阱隔离工艺、浅沟槽隔离工艺(shallowtrenchisolation，sti)、深沟槽隔离工艺(deeptrenchisolation，dti)、背侧深沟槽隔离(backdeeptrenchisolation，bti)等。

背照式图像传感器(back-sideillumination，bsi)和前照式图像传感器(front-sideillumination，fsi)内串扰的区别：

1)相比bsi，在fsi中有表面的金属布线层对光子的衍射会造成串扰,其光学串扰更大；2)然而在bsi内,由于光路改变造成光生电子在中性区内的扩散路径拉长，导致pn结耗尽区电场对光生电子的吸引力减弱，增大电学串扰；3)产生电学串扰的光子的波长不同。

因此针对bsi图像传感器的串扰降低，更注重于电学串扰的降低。其主要方法有背侧深沟槽隔离等(bti)等较复杂的工艺方法，bti结构通常会与深p型阱隔离工艺同时应用，由于沟槽更深，因此由于刻蚀造成的缺陷较多，沟槽形成后，再经过短暂的氧化过程在沟槽内形成一层较薄的线氧层(lineroxide)用来修复因刻蚀造成的缺陷。

技术实现要素：

本发明的目的在于提供一种cmos图像传感器及其制造方法，以解决背照式图像传感器的串扰的问题。

为解决上述技术问题，本发明提供一种cmos图像传感器的制造方法，包括：

提供半导体基底，所述半导体基底包括多个像素区，在所述像素区中形成有光电二极管、传输晶体管、重置晶体管以及设置于相邻光电二极管之间的像素间隔离结构；

对所述像素间隔离结构进行p型深阱离子注入，以在相邻像素之间形成像素间隔离势垒；

对所述传输晶体管进行n型深阱离子注入，以形成传输晶体管势垒；

对所述重置晶体管进行离子注入，以形成重置晶体管势垒，并且使得所述重置晶体管势垒的电势高于所述传输晶体管势垒的电势，以及所述传输晶体管势垒的电势高于所述像素间隔离势垒的电势。

可选的，在所述cmos图像传感器的制造方法中，所述传输晶体管势垒与所述像素间隔离势垒的电势差为0.15v-0.25v，所述重置晶体管势垒与所述传输晶体管势垒的电势差为0.15v-0.25v。

可选的，在所述cmos图像传感器的制造方法中，所述像素间隔离势垒、传输晶体管势垒和重置晶体管势垒的高低通过离子注入的工艺参数改变。

可选的，在所述cmos图像传感器的制造方法中，对所述像素间隔离结构进行p型深阱离子注入中，离子注入的能量为600kev-1000kev。

可选的，在所述cmos图像传感器的制造方法中，对所述像素间隔离结构进行p型深阱离子注入中，离子注入的剂量为200e³cm^-3～500e³cm^-3。

可选的，在所述cmos图像传感器的制造方法中，对所述传输晶体管进行n型深阱离子注入中，离子注入能量为800kev-1200kev。

可选的，在所述cmos图像传感器的制造方法中，对所述传输晶体管进行n型深阱离子注入中，离子注入剂量为200e³cm^-3-500e³cm^-3。

可选的，在所述cmos图像传感器的制造方法中，对所述重置晶体管进行离子注入中，离子注入能量为50kev-100kev。

可选的，在所述cmos图像传感器的制造方法中，对所述重置晶体管进行离子注入中，离子注入剂量为100e³cm^-3-300e³cm^-3。

本发明还提供一种cmos图像传感器，所述cmos图像传感器包括多个像素区，所述像素区中形成有光电二极管、传输晶体管、重置晶体管以及设置于相邻光电二极管之间的像素间隔离结构，并且所述像素间隔离结构中形成有像素间隔离势垒，所述传输晶体管中形成有传输晶体管势垒，所述重置晶体管中形成有重置晶体管势垒，其中，所述重置晶体管势垒的电势高于所述传输晶体管势垒的电势，以及所述传输晶体管势垒的电势高于所述像素间隔离势垒的电势。

与现有技术相比，本发明的有益效果如下：

本发明提供一种cmos图像传感器及其制造方法，提供半导体基底，所述半导体基底包括多个像素区，在所述像素区中形成有光电二极管、传输晶体管、重置晶体管以及设置于相邻光电二极管之间的像素间隔离结构；对所述像素间隔离结构进行p型深阱离子注入，以在相邻像素之间形成像素间隔离势垒；对所述传输晶体管进行n型深阱离子注入，以形成传输晶体管势垒；对所述重置晶体管进行离子注入，以形成重置晶体管势垒，并且使得所述重置晶体管势垒的电势高于所述传输晶体管势垒的电势，以及所述传输晶体管势垒的电势高于所述像素间隔离势垒的电势；所述像素区的光电二极管受到光照射后产生的光生电子从光电二极管经传输晶体管、浮置扩散区到重置晶体管，通过控制光生电子流出路径，降低光生电子通过像素间隔离结构溢出到相邻像素，从而降低串扰，所述传输晶体管势垒的电势小于所述重置晶体管势垒的电势，降低光生电子的间接溢出。

附图说明

图1是本发明实施例的cmos图像传感器的制造方法流程图；

图2是本发明实施例的cmos图像传感器的结构示意图；

图3是本发明实施例的cmos图像传感器的像素电路示意图；

图4是本发明实施例的cmos图像传感器的器件电势图；

100-半导体基底，101-光电二极管，102-传输晶体管，103-重置晶体管，104-p阱，105-浮置扩散区，106-像素间隔离结构；

ψ1-像素间隔离势垒，ψ2-传输晶体管电势，ψ3-重置晶体管电势。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种cmos图像传感器及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

请参考图1和图2，图1是本发明实施例的cmos图像传感器的制造方法流程图；图2是本发明实施例的cmos图像传感器的结构示意图。本发明提供一种cmos图像传感器的制造方法，包括：

步骤s10:提供半导体基底，所述半导体基底包括多个像素区，在所述像素区中形成有光电二极管、传输晶体管、重置晶体管以及设置于相邻光电二极管之间的像素间隔离结构；

步骤s20:对所述像素间隔离结构进行p型深阱离子注入，以在相邻像素之间形成像素间隔离势垒；

步骤s30：对所述传输晶体管进行n型深阱离子注入，以形成传输晶体管势垒；

步骤s40：对所述重置晶体管进行离子注入，以形成重置晶体管势垒，并且使得所述重置晶体管势垒的电势高于所述传输晶体管势垒的电势，以及所述传输晶体管势垒的电势高于所述像素间隔离势垒的电势。

具体的结合实施例进行说明。

首先，提供半导体基底100，所述半导体基底100可以为硅基底，或者所述半导体基底100的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等适当的应用于cmos图像传感器的材料，所述半导体基底100还可以为绝缘体表面的硅基底或者绝缘体表面的锗基底，或者是生长有外延层(epitaxylayer，epilayer)的衬底。优选地，所述半导体基底100可以为轻掺杂的半导体基底，且掺杂类型与漏区相反。具体地，可以通过向所述半导体基底100进行离子注入，实现深阱掺杂(deepwellimplant)。

所述半导体基底100包括像素器件，所述像素器件可以包含有光电二极管101，具体地，所述光电二极管101能够在受到外界光强激发的情况下，产生光生载流子，即电子。所述光电二极管101能够通过离子注入工艺形成，而且，通过控制离子注入的能量和浓度，能够控制离子注入的深度和注入范围，从而控制光电二极管101的深度和厚度。

所述半导体基底100上还包括像素间隔离结构106，像素间隔离结构106用于隔离相邻像素，对所述像素间隔离结构106进行离子注入，以形成像素间隔离势垒，所述像素间隔离势垒的电势为ψ1，所述像素间隔离结构106的离子注入为p型注入，所述像素间隔离结构106离子注入深度大于像素区的光电二极管101的n型注入，才能保证电子不向相邻像素溢出造成串扰，所述注入深度由注入能量控制，同时其隔离效果还取决于注入剂量。

具体的，所述像素间隔离结构106的掺杂离子可以是硼b，所述像素间隔离结构106的注入能量可以为600kev至1000kev，所述像素间隔离结构106的注入剂量为200e³cm^-3至500e³cm^-3。

请参考图3，图3是本发明实施例的cmos图像传感器的像素电路示意图；进一步的，所述像素器件可以包括光电二极管102以及像素电路，其中，所述像素电路可以包括形成选择晶体管、重置晶体管等各种适当的晶体管的器件，例如可以包括传输(transfergate，tg)晶体管102以及浮置扩散区(floatingdiffusion，fd)105。在本发明实施例中，具体的像素电路包括光电二极管101、传输晶体管102和重置晶体管103。

采用第一张光罩，以暴露出传输晶体管102，对所述传输晶体管102进行n型深阱离子注入，以形成传输晶体管势垒，所述传输晶体管势垒的电势为ψ2。

具体的，所述传输晶体管102的掺杂离子可以为磷p，所述传输晶体管102的注入能量为800kev-1200kev，所述传输晶体管102的注入剂量为200e³cm^-3-500e³cm^-3。

采用第二张光罩，以暴露出重置晶体管103，对所述重置晶体管103进行离子注入，以形成重置晶体管势垒，所述重置晶体管势垒的电势为ψ3。

具体的，所述重置晶体管103的掺杂离子可以为砷as，所述重置晶体管103的注入能量为50kev-100kev，所述重置晶体管103的注入剂量为100e³cm^-3-300e³cm^-3。

针对非典型4t结构的cmos图像传感器，如2t/1.75t共享的cmos图像传感器，光电二极管101受到光照射产生光生电子，光生电子溢出到相邻像素的方式有直接和间接两种。为了最大限度的抑制像素间的高光溢出，需要保证光电二极管(photodiode)101中产生的光生电子能够按照光电二极管101经传输晶体管102、再通过浮置扩散区105到重置晶体管(rst管)103的路径，而非溢出到相邻像素，从而降低串扰。因此，通过控制像素间隔离势垒的电势(ψ1)、传输晶体管势垒的电势(ψ2)和重置晶体管势垒的电势(ψ3)，以控制电子流出路径，从而最大限度降低像素之间的串扰和高光溢出(blooming)。

请参考图4，图4是本发明实施例的cmos图像传感器的器件电势图；对像素间隔离势垒的电势(ψ1)、传输晶体管势垒的电势(ψ2)和重置晶体管势垒的电势(ψ3)进行模拟，ψ2-ψ1为0时，直接溢出1，ψ3-ψ2为0时，间接溢出1，模拟结果显示，ψ2-ψ1分别为0.1v、0.2v、0.4v时，直接溢出分别降低15％、50％、60％，ψ3-ψ2分别为0.1v、0.2v、0.4v时，间接溢出分别降低20％、40％、50％。

对于直接溢出，ψ2-ψ1越大，直接溢出越小，但是不能过大，超过一定的值，即ψ1很小时，基本的隔离目的就达不到，暗电流会大大增加，影响成像质量；ψ2很大时，传输晶体管102的开启就会很困难，光生电子无法传输出来，导致无法成像。

对于间接溢出，ψ3-ψ2越大，间接溢出越小，但是不能过大，超过一定值会影响暗电流，像素灵敏度等。具体，研究表明，随着传输晶体管102的阈值电压vt增加，暗电流有变好的趋势。反之，当ψ2低至0.1v时，暗电流会成倍增加，因此ψ2变小，会恶化暗电流。当ψ3很大时，可能会引起图像亮麻点，及像素灵敏度异常等情况，综合以上，ψ3-ψ2需要保持在合理值。

综合直接溢出及间接溢出两种情况下的结果，在不牺牲cmos图像传感器的其他性能如暗电流，像素灵敏度，亮麻点，满阱电容等前提下，获得当ψ2-ψ1介于0.15v～0.25v同时ψ3-ψ2介于0.15v～0.25v时，获得较优的抑制高光溢出的效果，减少像素间的串扰。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。