一种存储器件、存储器及制备存储器件的方法与流程

本发明涉及器件制备和设计领域，特别是涉及一种存储器件、存储器及制备存储器件的方法。

背景技术：

铁电栅场效应晶体管，尤其是hfo2基铁电存储器存在的主要问题是疲劳性能较差，表现为经过104次擦写后，擦除和写入两个状态下晶体管的阈值电压均出现漂移，且两个阈值电压的差值，即存储窗口逐渐减小的过程。铁电存储器的基本结构是将金属-铁电层-绝缘层insulator-半导体(以下简称为mfis)结构取代传统金属-氧化物-半导体场效应晶体管(以下简称mosfet)的栅结构。存储窗口衰退主要是由于擦写过程中mfis栅结构中的电荷捕获以及新缺陷产生导致。擦写过程中铁电层中的极化会使得隧穿层的能带发生剧烈弯曲，沟道中的电子通过隧穿经过隧穿层、被hfo2基铁电层中的缺陷捕获并且在界面处产生新的缺陷，使存储窗口逐渐失效。写入时的疲劳机理与之原理基本相同。此外，隧穿层为了满足电位移连续方程，在铁电极化存在的情况下，隧穿层将承担巨大的电场，当饱和极化大于10uc/cm2时，氧化硅i承担的电场将大于10mv/cm(10mv/cm是sio2的击穿电场)。综上所述，在mfis结构中，隧穿层受强极化电场的作用导致的破坏和界面层的性能衰退是导致电荷捕获和新缺陷产生的重要原因，也是进一步导致铁电存储器疲劳失效的主要原因。故如何提高铁电存储器抗疲劳性能，是本领域有待研究的技术方向。

技术实现要素：

(一)发明目的

本发明的目的是提供一种能有效抗疲劳的一种存储器件、存储器及制备存储器件的方法。

(二)技术方案

为解决上述问题，本发明的第一方面提供了一种存储器件，包括衬底、隔离层、缓冲层、铁电层、第一浮栅金属层、电荷捕获层、隧穿层和栅金属层；所述衬底两边形成有所述隔离层，用于隔离相邻的所述存储器件；两边的所述隔离层之间的所述衬底上设置有有源区；所述有源区一边形成源区，另一边形成漏区；所述源区和所述漏区通过金属连线与上层金属连线连接，经过多层金属互联形成器件的外围电路控制；所述缓冲层覆盖所述隔离层和所述有源区上不与所述金属连线连接的部分；所述铁电层、所述电荷捕获层、所述第一浮栅金属层、所述隧穿层和所述栅金属层依次设置在所述源区和所述漏区之间的所述缓冲层上。

进一步地，所述铁电层和所述缓冲层之间设置有第二浮栅金属层。

进一步地，所述第一浮栅金属层和第二浮栅金属层为氮化钛、氮化钽、氮化铪、钌、铱、氧化铱、钨和镍中的一种或多种组成的单层或者多层结构。

进一步地，所述衬底包括硅基板、锗基板、砷化镓基板、氧化镓或soi基板。

进一步地，所述缓冲层包括氧化硅、氧化铪、氧化锆、氧化铝、氧化钇、氮化硅或氮化铪。

进一步地，所述铁电层包括氧化铪、氧化锆或掺杂系列氧化铪以及掺杂系列氧化锆。

进一步地，所述电荷捕获层包括氧化铪、氮化硅、氧化钽、氮化铪或掺杂的氧化硅，以及掺杂系列的氧化铪。

进一步地，所述隧穿层包括氧化铪、氮化硅或氧化硅。

本发明的另一方面还提供了一种存储器，包括多个上述存储器件；所述多个存储器件通过隔离层隔离开。

本发明的另一方面还提供了一种制备存储器件的方法，用于制备上述存储器件，提供衬底；在所述衬底上形成隔离层；在所述衬底上形成有源区；在所述有源区上形成源区和漏区；去除在形成所述有源区时，在所述有源区表面产生的损伤和污染；在所述衬底和所述隔离层上形成缓冲层；在所述缓冲层上形成铁电层；在所述铁电层上形成第一浮栅金属层；在所述第一浮栅金属层上形成电荷捕获层；在所述电荷捕获层上形成隧穿层；在所述隧穿层上形成栅金属层；对所述铁电层、所述第一浮栅金属层、所述电荷捕获层、所述隧穿层和所述栅金属层进行刻蚀，保留所述源区和所述漏区之间的部分；在所述源区和所述漏区上形成金属连线。

(三)有益效果

本发明的上述技术方案具有如下有益的技术效果：

(1)存储器件由铁电层和电荷捕获层共同实现存储功能，且铁电层极化时为满足电位移连续定理对两侧介质层产生的大的电场可作用于电荷捕获层捕获或者释放电子，用于电荷捕获层有效利用该部分能量用于擦写并存储信息，并且减少铁电层极化时铁电层两侧电位移连续时产生的电场对缓冲层的影响，避免在存储器多次擦写时缓冲层的击穿，增加存储器的抗疲劳性能；

(2)存储器件由铁电层和电荷捕获层共同实现存储功能，将其结合起来可提高器件的多值存储可靠性，相当于提高器件的存储密度。

附图说明

图1是实施例1提供的存储器件的结构示意图；

图2是实施例2提供的存储器件的结构示意图；

图3是实施例4提供的制备存储器件的方法的流程结构图。

附图标记：

1-衬底，2-隔离层，3-源区，4-漏区，5-缓冲层，6-第二浮栅金属层，7-铁电层，8-第一浮栅金属层，9-电荷捕获层，10-隧穿层，11-栅金属层，12-接触区，13-源区金属连线，14-漏区金属连线。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

实施例1

图1是实施例1提供的存储器件的结构示意图。

如图1所示，本实施例的存储器件，包括衬底1、隔离层2、缓冲层5、铁电层7、第一浮栅金属层8、电荷捕获层9、隧穿层10和栅金属层11；衬底1两边形成有隔离层2，用于隔离相邻的存储器件；两边的隔离层2之间的衬底1上设置有有源区；有源区一边形成源区3，另一边形成漏区4；源区3和漏区4通过金属连线与上层金属连线连接，经过多层金属互联形成器件的外围电路控制；缓冲层5覆盖隔离层2和有源区上不与金属连线连接的部分；铁电层7、电荷捕获层9、第一浮栅金属层8、隧穿层10和栅金属层11依次设置在源区3和漏区4之间的缓冲层5上。

具体地，源区3和漏区4之前的区域为沟道区。源区3和漏区4上与金属连线连接的部分为接触区12，与源区3连接的金属连线为源区金属连线13，与漏区1连接的金属连线为为漏区金属连线14。

具体地，衬底1由p型硅制成；隔离层2由sio2材料制成；源区3和漏区4由磷离子掺杂浓度为5×10¹⁵cm^-2的n型硅制成；缓冲层5由氧化硅材料制成，厚度为1.8nm；铁电层7由锆掺杂的氧化铪铁电薄膜制成,厚度为15nm；第一浮栅金属层11由氮化钛制成，厚度为20nm，电荷捕获层9由氮化硅制成，厚度为15nm；隧穿层10由氧化硅制成，厚度为3nm；栅金属层11由氮化钛以及钨共同制成，厚度分别为10nm，20nm。源区3和漏区4上分别设置有源区金属连线和漏区4金属连线。

本实施例的存储器的存储特性由铁电层7的铁电极化原理和电荷捕获层9的电荷隧穿原理共同控制。具体存储步骤为，写入时，给栅金属层11施加一个负电压，铁电层7在电场的作用下产生向上的极化，将导致id-vg曲线向右偏移，获得一个较大的阈值电压。同时该电场也使栅金属层11中的自由电子隧穿经过隧穿层10，向电荷捕获层9中注入电子并被电荷捕获层9捕获，该部分电子也将导致存储器晶体管id-vg曲线向右偏移，使晶体管阈值增大；擦除时，给栅电极施加一个正电压，在电场的作用下，栅结构中的铁电层7在电场的作用下产生向下的极化，将导致id-vg曲线向左偏移，获得一个较小的阈值电压。同时该电场也使电荷捕获层9中的电子由于通过隧穿层10回到栅金属层11中，该部分电子的排出也将导致id-vg曲线向左偏移，使晶体管阈值减小。存储窗口是指晶体管在写入和擦除两种状态下的阈值的差值，因此铁电存储机制与栅电荷注入存储机制共同主导的新型存储器的存储窗口更大。

并且，本实施例的存储器件，在擦写时，栅金属层11的电压除了控制铁电层7的极化方向外，缓冲层5、铁电层7、电荷捕获层9和隧穿层10共同承担电压，可有效降低铁电层7的分压，进而降低铁电层7的极化以及隧穿层10的电场，从而避免隧穿层10材料被击穿。

此外，本实施例的存储器件由铁电层7和电荷捕获层9共同实现存储功能，且铁电层7极化时为满足电位移连续定理对两侧介质层产生的大的电场可作用于电荷捕获层9捕获或者释放电子，用于电荷捕获层9有效利用该部分能量用于擦写并存储信息，并且减少铁电层7极化时铁电层7两侧电位移连续时产生的电场对缓冲层5的影响，避免在存储器多次擦写时缓冲层5的击穿，增加存储器的抗疲劳性能；并且存储器件由铁电层7和电荷捕获层9共同实现存储功能，将其结合起来可提高器件的多值存储可靠性，相当于提高器件的存储密度。

具体来说，现有技术的一个器件只用于存储“1”“0”两个状态，但是如果把两种机制结合起来，可有望实现“00”“01”“11”“10”2-bit的存储，甚至“000”“001”…等3-bit的多值存储。

实施例2

图2是是实施例2提供的存储器件的结构示意图。

如图2所示，本实施例的存储器件与实施例1的不同之处在于，铁电层7和缓冲层5之间设置有第二浮栅金属层6。

铁电层7制备在第二浮栅金属层6上方可提高铁电性能，进而提高存储器的存储性能。

第一浮栅金属层8和第二浮栅金属层6为氮化钛、氮化钽、氮化铪、钌、铱、氧化铱、钨和镍中的一种或多种组成的单层或者多层结构浮。

实施例3

本实施例提供一种存储器，包括多个如实施例1或实施例2的存储器件；多个存储器件通过隔离层2隔离开。

实施例4

图3是实施例4提供的制备存储器件的方法的流程结构图。

如图3所示，本实施例提供一种制备存储器件的方法，以制备实施例2的存储器件为例。

s1：提供衬底1。

用p型硅做衬底1，并对硅表面进行清洁，如图3中(a)所示；

s2：在衬底1上形成隔离层2。

在清洁过的衬底1上利用湿法热氧化法，在1050℃下形成厚度为400nm的氧化硅薄膜，如图3中(b)所示；

s3：在衬底1上形成有源区；在有源区上形成源区3和漏区4。

利用离子注入法在有源区上形成源区3和漏区4，具体方法为：在基板上旋涂光刻胶，利用紫外线曝光将掩膜版上的图形转移到光刻胶上，通过设定注入参数为：杂质为磷离子，剂量为5×10¹⁵cm^-2加速电压为20kev源漏区4的离子注入。然后通过电感耦合等离子体-反应离子刻蚀icp-rie法，以及湿法清洗完全去除基板表面的光刻胶。最后，通过快速退火炉在温度为1000℃，氛围为n2中进行离子激活2分钟。形成源和漏区4，如图3中(c)所示。

s4：用稀释的氢氟酸dhf去除在形成有源区时，在有源区表面被损伤和污染的氧化硅表面层；在上述结构上上形成缓冲层5。

通过电子回旋共振离子溅射在室温下制备氧化铪缓冲层5，薄膜厚度3nm。完成缓冲层5制备，如图3中(d)所示。

s5：形成第一浮栅金属层8。

在缓冲层5上沉积氮化钛tin电极。通过射频磁控溅射法制备tin，厚度10nm,完成第一浮栅金属层8的制备，如图3中(e)所示。

s6：形成铁电层7。

利用原子层沉积法在240℃下在第一浮栅金属层8上沉积锆掺杂的氧化铪铁电薄膜,薄膜厚度为15nm，锆的掺杂浓度为50％，完成铁电层7的沉积后的结构如图3中(f)所示。

s7：形成第二浮栅金属层6。

在铁电层7上沉积tin电极。通过射频磁控溅射法制备tin，厚度10nm，tin用来稳定铁电层7退火结晶中形成的铁电相。继而，在温度550℃的n2气氛中退火30s，完成第二浮栅金属层6的制备，如图3中(g)所示。

s8：形成电荷捕获层9。

在第二金属层上图制备电荷捕获层9，通过原子层沉积在150℃下在第二金属层上制备氧化铪，厚度为15nm，如图3中(h)所示。

s9：在电荷捕获层9上形成隧穿层10。

通过电感耦合磁控溅射法在电荷捕获层9上制备氧化硅，厚度为3nm，完成隧穿层10的制备，如图3中(i)所示。

s10：在隧穿层10上形成栅金属层11。

利用上述热蒸发制备铝电极，厚度为40nm。完成钨电极的沉积后的结构如图3中(j)所示。

s11：对第一浮栅金属层8、铁电层7、第二浮栅金属层6、电荷捕获层9、隧穿层10和栅金属层11进行刻蚀，保留源区3和漏区4之间的部分。

在上述结构的基础上再一次利用光刻技术，将设计的光刻板图案转移到光刻胶上。利用h3po4：hno3＝50:3的化学溶液刻蚀铝，然后利用反应离子刻蚀对第一浮栅金属层8-铁电层7-第二浮栅金属层6-电荷捕获层9-隧穿层10-栅金属层11结构进行刻蚀。刻蚀时只需保证第一浮栅金属层8在除了栅结构的地方被完全除去即可。如图3中(k)所示。

s12：形成接触区12。

利用浓度为1％的氢氟酸对整个器件进行刻蚀，将源区3和漏区4表面的缓冲层5腐蚀掉，露出下面的源区和漏区。形成接触区12。如图3中(l)所示。

s13：在接触区12上形成源区金属连线13和漏区金属连线14。

热蒸发蒸镀铝电极，然后光刻形成源区金属连线13和漏区金属连线14，再通过湿法刻蚀去除其他区域的铝金属。如图3中(m)所示。

应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。