半导体器件的制作方法

本申请以基于2019年01月21日申请的在先的日本国专利申请第2019－007517号的优先权的利益为基础，并且，要求该利益，其内容整体通过引用而包含于此。

本发明的实施方式涉及半导体器件。

背景技术：

伴随着半导体器件的微细化，半导体器件的布线的微细化也取得了发展。如具有线条空间图案(lineandspacepattern)的布线那样，如何形成与周期性地排列的微细的布线的每一条分别连接的接触部成为课题。

技术实现要素：

一个实施方式提供一种能够将接触部直接连接于微细的布线的半导体器件。

实施方式的半导体器件具备：半导体基板；第1图案，其在所述半导体基板上，在第1方向上延伸，在与所述第1方向相交的第2方向上具有周期性；第2图案，其在所述半导体基板上，在所述第1方向上延伸，在所述第2方向上具有周期性，配置在所述第1图案之间；第3图案，其在所述第1图案以及所述第2图案上的第1区域和所述第1图案以及所述第2图案上的第2区域，在沿着所述第1方向的第3方向上延伸，在沿着所述第2方向的第4方向上以与所述第1图案相等的间距具有周期性，在所述第1区域和所述第2区域中在所述第4方向上相互偏移半间距来配置；第1接触部，其配置在所述第1区域的所述第3图案之间，与所述第1图案连接；以及第2接触部，其配置在所述第2区域的所述第3图案之间，与所述第2图案连接。

根据上述的构成，能够提供一种能将接触部直接连接于微细的布线的半导体器件。

附图说明

图1是表示实施方式涉及的半导体器件的整体构成例的立体图。

图2是表示实施方式涉及的存储单元的构成例的剖视图。

图3是表示实施方式涉及的半导体器件中的位线的连接例的剖视图。

图4是表示实施方式涉及的半导体器件中的位线的连接例的俯视图。

图5是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图6是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图7是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图8是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图9是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图10是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图11是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图12是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图13是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图14是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图15是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图16是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

图17是表示实施方式涉及的半导体器件的制造处理的步骤的一个例子的流程图。

具体实施方式

以下，参照附图对本发明进行详细的说明。此外，并不是通过下述的实施方式限定本发明。另外，下述实施方式中的构成要素包含本领域技术人员能够容易想到的或者实质相同的构成要素。

在半导体器件中希望进一步的微细化。与此相伴，用于半导体器件的布线的微细化也取得了发展。在将存储元件或者逻辑元件等排列为阵列状的情况下，布线也具有窄间距的线条空间图案，如何将接触部分别连接于这些微细的布线的每一条成为课题。

作为这样的具有窄间距的微细的布线的半导体器件，主要举出在存储单元使用了可变电阻元件等的交叉点型存储器作为例子，对能够将接触部直接连接于微细的布线的半导体器件进行说明。

(半导体器件的构成例)

图1是表示实施方式涉及的半导体器件1的整体构成例的立体图。如图1所示，实施方式的半导体器件1具有如下构造：被多条位线bl和多条字线wl夹着的多个存储单元mc堆积为多级。半导体器件1例如作为在存储单元mc使用了可变电阻元件的交叉点型存储器来构成。此外，在图1中示出了堆积为4级的存储单元mc，但存储单元mc也可以堆积为任何级数。

最下级的多条位线bla例如在y方向上延伸，在与y方向相交的x方向上以预定间距排列。在多条位线bla的上方，多条字线wlc例如在x方向上延伸，在y方向上以预定间距排列。在多条字线wlc的上方，多条位线ble例如在y方向上延伸，在x方向上以预定间距排列。在多条位线ble的上方，多条字线wlg例如在x方向上延伸，在y方向上以预定间距排列。在多条字线wlg的上方，多条位线bli例如在y方向上延伸，在x方向上以预定间距排列。

如此，多条位线bl和多条字线wl在相互相交的方向上延伸。另外，位线bl与字线wl的间距例如相等。位线bl和字线wl例如由钨(w)等构成。

在多条位线bla和多条字线wlc之间，多个存储单元mcb呈矩阵状配置。多个存储单元mcb分别与位线bla和字线wlc连接。在多条字线wlc和多条位线ble之间，多个存储单元mcd呈矩阵状配置。多个存储单元mcd分别与字线wlc和位线ble连接。在多条位线ble和多条字线wlg之间，多个存储单元mcf呈矩阵状配置。多个存储单元mcf分别与位线ble和字线wlg连接。在多个字线wlg与多个位线bli之间，多个存储单元mch呈矩阵状配置。多个存储单元mch分别与字线wlg和位线bli连接。

在多条位线bla分别连接接触部cta，与电极焊盘以及上层布线等连接。在多条字线wlc分别连接接触部ctc，与电极焊盘以及上层布线等连接。在多条位线ble分别连接接触部cte，与电极焊盘以及上层布线等连接。在多条字线wlg分别连接接触部ctg，与电极焊盘以及上层布线等连接。在多条位线bli分别连接接触部cti，与电极焊盘以及上层布线等连接。这些接触部cta、ctc、cte、ctg、cti例如由钨(w)等构成。

图2是表示实施方式涉及的存储单元mc的构成例的剖视图。图2是与图1中的y方向平行的剖视图。

如图2所示，存储单元mcb具有从位线bla侧向字线wlc侧依次层叠了非欧姆元件no、可变电阻元件vr、电极el的构造。非欧姆元件no与位线bla连接，电极el与字线wlc连接。存储单元mcd具有从字线wlc侧向位线ble侧依次层叠了电极el、可变电阻元件vr、非欧姆元件no的构造。电极el与字线wlc连接，非欧姆元件no与位线ble连接。在位线ble和位线bli之间，夹着字线wlg，通过存储单元mcf、mch重复与存储单元mcb、mcd同样的构成。

非欧姆元件no采取肖特基构造、pn构造、pin(p⁺poly－silicon－intrinsic－n⁺poly－silicion)构造、mim(metal－insulator－metal)构造或者sis(poly－si－insulator－poly－si)构造等。

可变电阻元件vr是如下元件：根据电压施加，经由电流、热、化学能量等而电阻值变化，由此能够以非易失的方式存储数据。在可变电阻元件vr例如可以使用包含过渡元素的阳离子的复合化合物。作为复合化合物，例如存在具有尖晶石构造(am2o4)、钛铁矿构造(amo3)、铜铁矿构造(amo2)、limon2构造(amn2)、钨锰铁矿构造(amo4)、橄榄石构造(a2mo4)、锰钡矿构造(axmo2)、斜方锰矿构造(axmo2)、钙钛矿构造(amo3)等的结晶构造的材料。在该情况下，可变电阻元件vr作为根据阳离子的移动而电阻值变化的reram(resistiverandomaccessmemory，电阻式随机访问存储器)等来构成。

电极el可以使用pt、au、ag、tialn、srruo、ru、run、ir、co、ti、tin、tan、lanio、al、ptirox、otrhox、rh/taaln等。

(半导体器件的连接例)

接着，使用图3以及图4对实施方式的半导体器件1中的位线bl以及字线wl的连接例进行说明。图3是表示实施方式涉及的半导体器件1中的位线bl的连接例的剖视图。图3是与图1中的x方向平行的剖视图。

此外，位线bla、ble、bli全部具有相同的连接构造，图3所示的位线bl可以为任何的位线bla、ble、bli。另外，图3所示的接触部ct是与某一位线bla、ble、bli连接的某一接触部cta、cte、cti。在图3中，位线bl的下部构造作为基底层ul而被省略。另外，这以后将位线bl作为例子来对半导体器件1的连接例进行说明，但字线wlc、wlg也具有与位线bl同样的连接构造。

如图3所示，在基底层ul上，位线bl以预定间距p而排列。在图3的例子，位线bl具有位线bl的x方向上的宽度和相邻的位线bl间的间隔相等的线条空间构造。位线bl例如具有将arf准分子激光器作为光源的液浸曝光机的曝光界限以下的微细的宽度以及间距p。在各位线bl之间配置有层间绝缘层il。

在位线bl上，例如每隔一个而配置有阻挡层20以使得覆盖位线bl。即，阻挡层20例如以位线bl的成倍的间距2p在x方向上排列。阻挡层20例如由sin等构成。

例如在位线bl每隔三个而连接有接触部ct。接触部ct的上端例如具有位线bl的成倍的间距2p量的直径。其中，接触部ct配置于阻挡层20之间，接触部ct的下端的一部分架设在阻挡层20的肩的部分。因此，接触部ct的下端不与连接接触部ct的位线bl的两侧的位线bl接触。

在接触部ct的上端例如连接有电极焊盘pd。在电极焊盘pd连接有未图示的上层布线，位线bl经由接触部ct以及电极焊盘pd与上层布线连接。但是，也可以在接触部ct的上端直接连接上层布线。

在不连接接触部ct的阻挡层20之间的位线bl上配置有引导层10以使得覆盖位线bl。引导层10例如由sio2等构成。另外，在不连接接触部ct的阻挡层20之间配置有层间绝缘层13以使得覆盖引导层10以及阻挡层20。层间绝缘层13例如由sio2等构成。

如以上那样的构成，在位线bl的排列方向上每次偏移1间距而配置有4列，由此成为全部位线bl与接触部ct连接。图4示出其样子。

图4是表示实施方式涉及的半导体器件1中的位线bl的连接例的俯视图。在图4的俯视图中，示出比图3的剖视图大的范围。在图4中省略了引导层10、层间绝缘层13、接触部ct以及电极焊盘pd。另外，在图4以圆示出接触部ct的位置。

如图4所示，接触部ct例如在位线bl的两端部分别4列4列地排列。具体而言，作为第1接触部的第1列的接触部ct－1以及作为第1接触部的第2列的接触部ct－2例如配置在作为第1区域的区域ar－1，与作为第1图案的位线bl－1连接。

作为第2接触部的第3列的接触部ct－3以及作为第2接触部的第4列的接触部ct－4例如配置在作为第2区域的区域ar－2，与作为第2图案的位线bl－2连接。

位线bl－1是在x方向上周期性地排列的位线bl中的、每隔一条而排列的与接触部ct－1、ct－2连接的位线bl。位线bl－2是配置于位线bl－1之间的与接触部ct－3、ct－4连接的位线bl。

至少在区域ar－1、ar－2内，作为第3图案的阻挡层20在位线bl上沿着位线bl而在y方向上并列排列。但是，在区域ar－1、ar－2外，阻挡层20的一部分或者全部从位线bl上脱离，具有与指纹的隆线相似的不规则的排列。但是，在区域ar－1、ar－2内外，阻挡层20的间距大致一定，例如保持位线bl的间距p的成倍的间距、即与位线bl－1的间距2p相等的间距。

更具体而言，在区域ar－1中，作为第2阻挡层的阻挡层20分别在y方向上以间距2p相分离地配置在位线bl－2上。由此，位线bl－2不会与接触部ct－1、ct－2接触，位线bl－1与接触部ct－1、ct－2电连接。在区域ar－2中，作为第1阻挡层的阻挡层20分别在y方向上以间距2p相分离地配置在位线bl－1上。由此，位线bl－1不会与接触部ct－3、ct－4接触，位线bl－2与接触部ct－3、ct－4电连接。

作为第4图案的引导层10(参照图3)配置在配置有阻挡层20的区域以外的、位线bl以及层间绝缘层il上。

(半导体器件的制造处理的例子)

接着，使用图5～图17对实施方式的半导体器件1的制造处理的例子进行说明。图5～图17是表示实施方式涉及的半导体器件1的制造处理的步骤的一个例子的流程图。

如图5的(a)所示，在预定的基底层ul上形成具有预定间距p的位线bl。此时，位线bl的间距p例如设为将arf准分子激光器作为光源的液浸曝光机的曝光界限以下。具有曝光界限以下的间距p的位线bl的排列例如可以使用saqp(self－alignedquadruplepatterning，自对准四重图案化)等的侧壁工艺、或者自组装(dsa：directedself－accembly)光刻等来形成。另外，也可以通过纳米压印技术或者euv(extremeultra－violet，远紫外)曝光技术等来形成微细的位线bl的排列。纳米压印技术是将模板的微细图案转印到抗蚀剂来形成纳米等级的微细图案的技术。通过后面的工序对侧壁工艺以及自组装光刻进行详细描述。

形成绝缘层以使得覆盖所形成的位线bl，例如通过cmp(chemicalmechanicalpolishing，化学机械研磨)等使绝缘层平坦化，形成在位线bl间埋入的层间绝缘层il。

如图5的(b)所示，例如通过cvd(chemicalvapordeposition，化学气相沉积)等形成绝缘层10b。绝缘层10b例如是sio2层等。

如图5的(c)所示，在绝缘层10b上例如通过旋涂等形成soc(spinoncarbon，旋涂碳)层11b。在soc层11b上例如通过旋涂等形成sog(spinonglass，旋涂玻璃)层12b。

如图6的(a)所示，在sog层12b上涂敷抗蚀剂，例如通过将arf准分子激光器作为光源的液浸曝光等形成抗蚀剂图案31。抗蚀剂图案31具有覆盖在y方向上延伸的位线bl上的一部分而在y方向上延伸、在x方向上以位线bl的4倍的间距4p排列的图案。此时，优选将抗蚀剂图案31配置成使预定的位线bl来到抗蚀剂图案31的宽度方向(x方向)上的中心位置。但是，在x方向上，容许位线bl的间距p的四分之一左右(p/4)的偏移。

在图6的(b)中示出此时的俯视图。在图6的(b)的俯视图中，示出比图6(a)的剖视图大的范围。图中，用虚线表示位线bl。如图6的(b)所示，抗蚀剂图案31在位线bl的两端部2列2列地形成为岛状。此时，将抗蚀剂图案31排列成使相互的排列以与位线bl的间距p相同的间距偏移。

如图7的(a)所示，例如通过o2等离子体等对抗蚀剂图案31进行减薄(slimming)，形成成为x方向上的宽度与位线bl的间距p相同程度的抗蚀剂图案31s。

如图7的(b)所示，将抗蚀剂图案31s作为掩模，例如使用rie(reactiveionetching，反应离子刻蚀)等对sog层12b进行加工，形成sog图案12。

如图8的(a)所示，例如通过rie等，将sog图案12作为掩模，形成x方向上的宽度成为位线bl的间距p的soc图案11。此外，soc图案11的x方向上的宽度通过抗蚀剂图案31的减薄、sog图案12的形成以及soc图案11的形成，调整为与位线bl的间距p相等即可。

在图8的(b)中示出此时的俯视图。在图8的(b)的俯视图中示出比图8的(a)的剖视图大的范围。图中，用虚线表示位线bl。如图8的(b)所示，在位线bl的两端部，sog图案12以及soc图案11相互偏移1间距而2列2列地形成为岛状。

如图9～图11所示，例如通过侧壁工艺对绝缘层10b进行加工。如以下说明的那样，侧壁工艺是将soc图案11作为芯材而得到比soc图案11微细的图案的技术。

图9的(a)所示，例如通过cvd等在绝缘层10b上形成覆盖sog图案12以及soc图案11的绝缘层21b。绝缘层21b例如是sin层等。绝缘层21b例如设为与soc图案11的x方向上的宽度相同程度的层厚。

如图9的(b)所示，例如通过使用了rie等的回蚀(etchback)，使绝缘层21b的膜厚减少来形成绝缘层图案21，使作为芯材的soc图案11露出。

如图10的(a)所示，除去露出的soc图案11。由此，形成在x方向上具有位线bl的2倍的线宽度、具有位线bl的2倍的间距2p的绝缘层图案21。

在图10的(b)中示出此时的俯视图。在图10(b)的俯视图中示出比图10的(a)的剖视图大的范围。图中，用虚线表示位线bl。如图10的(b)所示，在俯视下，绝缘层图案21成为除去soc图案11后的痕迹残留为凹槽状的环状。

如图11的(a)所示，例如通过rie等将绝缘层图案21作为掩模对绝缘层10b进行加工，然后，例如通过湿法处理等除去绝缘层图案21。由此，形成在x方向上具有位线bl的2倍的线宽度、具有位线bl的2倍的间距2p的引导层10。

在图11的(b)中示出此时的俯视图。在图11的(b)的俯视图中示出比图11的(a)的剖视图大的范围。如图11的(b)所示，引导层10与绝缘层图案21同样地在俯视下成为环状。此时，成为如下状态：在与上述的区域ar－1相当的区域中，位线bl－2露出，在与区域ar－2相当的区域中，位线bl－1露出。

以上，通过图9～图11所示的侧壁工艺，从在x方向上具有与位线bl的间距p相同的线宽度、具有与当初的抗蚀剂图案31相同的间距4p的soc图案11，得到具有与soc图案11相同的线宽度、具有二分之一的间距2p的引导层10。

如图12所示，例如通过自组装光刻，形成由两个嵌段(block)构成的图案。如以下说明的那样，自组装光刻是使用嵌段共聚物(bcp：blockco－polymer)来得到微细的图案的技术。

在以下的例子中，作为嵌段共聚物，例如使用ps－b－pmma(polystyrene-block-poly(methylmethacrylate))。此外，嵌段共聚物可以根据由两个嵌段构成的图案中的间距的目标值来进行选定。本例子中的目标值为间距2p。

首先，例如通过旋涂等在形成了引导层10的位线bl以及层间绝缘层il上涂敷ps－b－pmma。ps－b－pmma的涂覆厚度例如可以为30nm～90nm。然后，例如在氮氛围中以预定温度加热预定时间，使ps－b－pmma相分离。

另外，由w等金属构成的位线bl和由sio2等绝缘材构成的引导层10具有不同的表面能量。由此，引导层10作为ps－b－pmma的自组装中的化学引导发挥功能。更具体而言，ps－b－pmma中的ps将疏水性的引导层10作为引导图案而排列在引导层10上。另一方面，pmma的与亲水性的位线bl的亲和性高，主要排列在位线bl上。

在图12的(a)中示出这样自对准地形成的ps的嵌段32a和pmma的嵌段32b。如上所述，嵌段32a、32b分别自对准地排列。因此，即使在图6所示的抗蚀剂图案31的形成时产生了稍微的位置偏移(p/4左右)，如图12的(a)所示，嵌段32a、32b也交替地配置在相邻的位线bl上。

在图12的(b)中示出此时的俯视图。在图12的(b)的俯视图中示出比图12的(a)的剖视图大的范围。如图12的(b)所示，在区域ar－1、ar－2内，引导层10以间距2p排列，因此，嵌段32a、32b分别以相等的间距2p周期性地排列。另一方面，在区域ar－1、ar－2外，引导层10从间距2p脱离，或者不存在引导层10自身。因此，ps－b－pmma不符合作为目标的间距2p，嵌段32a、32b不会成为周期性的排列。也即是，嵌段32a、32b在维持间距2p的同时采取随机的配置。

以上，通过图12所示的自组装光刻得到如下图案：在区域ar－1、ar－2内，嵌段32a和嵌段32b分别以间距2p周期性地排列，在区域ar－1、ar－2外，嵌段32a和嵌段32b分别保持间距2p而无秩序地配置。

如图13的(a)所示，例如通过rie等选择性地除去块32b。

如图13的(b)所示，例如通过cvd等，在位线bl以及层间绝缘层il上形成覆盖嵌段32a的绝缘层20b。绝缘层20b设为足以填充嵌段32a之间的层厚、例如嵌段32a的间距的一半(p)。绝缘层20b例如是sin层等。

如图13的(c)所示，例如通过cmp等，使绝缘层20b平坦化，使嵌段32a露出。绝缘层20b被嵌段32a分断而成为阻挡层20。

如图14的(a)所示，例如通过o2灰化(ashing)等，将所露出的嵌段32a除去。由此，得到在x方向上具有间距2p的阻挡层20。

在图14的(b)中示出此时的俯视图。在图14的(b)的俯视图中示出比图14的(a)的剖视图大的范围。阻挡层20具有形成于与在图13的(a)除去的嵌段32b一致的位置的与嵌段32b相同的图案。即，得到如下图案：在区域ar－1、ar－2内，阻挡层20以间距2p周期性地排列，在区域ar－1、ar－2外，阻挡层20保持间距2p而无秩序地配置。此时，区域ar－1内的阻挡层20覆盖位线bl－2，区域ar－2内的阻挡层20覆盖位线bl－1。

如图15的(a)所示，例如通过cvd等以所期望的层厚形成覆盖引导层10以及阻挡层20的绝缘层13b。

如图15的(b)所示，例如通过旋涂等形成soc层14b。在soc层14b上例如通过旋涂等形成sog层15b。

如图16的(a)所示，在sog层15b上涂敷抗蚀剂，例如通过将arf准分子激光器作为光源的液浸曝光等形成抗蚀剂图案33。抗蚀剂图案33在图4所示的接触部ct的形成位置具有位线bl的间距p的2倍的直径的孔图案。此时，优选将抗蚀剂图案33配置成使预定的位线bl来到抗蚀剂图案33的孔(开口)的中心位置。但是，在x方向上，容许位线bl的间距p的二分之一左右(p/2)的偏移。

如图16的(b)所示，将抗蚀剂图案33作为掩模，例如使用rie等对sog层15b以及soc层14b进行加工，形成具有孔图案的sog图案15以及soc图案14。

如图17的(a)所示，将soc图案14作为掩模，例如使用rie等对绝缘层13b进行加工，形成层间绝缘层13。此时，一边采取阻挡层20的选择比，一边对绝缘层13b进行加工。例如对于由sio2等构成的绝缘层13b，要采取例如由sin等构成的阻挡层20的选择比，可以作为rie条件，使用c4f8、o2以及ar的混合气体、c4f6、o2以及ar的混合气体、或者c4f8、c4f6、o2以及ar的混合气体等。

由此，在soc图案14的开口部中，阻挡层20至少不会被完全地除去，绝缘层13b以及由与绝缘层13b同种的材料构成的引导层10被除去，在阻挡层20间形成孔hl。

在图17的(b)中示出此时的俯视图。在图17的(b)的俯视图中示出比图17的(a)的剖视图大的范围。如图17的(b)所示，soc图案14及其基底的层间绝缘层13在图4所示的接触部ct的形成位置具有孔hl。此时，在区域ar－1中，成为在一个孔hl内多条位线bl－1中的仅一条露出的状态。另外，在区域ar－2中，成为在一个孔hl内多条位线bl－2中的仅一条露出的状态。

这以后，除去soc图案14，在孔hl内埋入w等的导电材料，形成接触部ct。通过以上，实施方式的半导体器件1的制造处理结束。

(比较例)

在存储元件呈阵列状排列的存储器件、逻辑元件呈阵列状排列的逻辑器件中，有时与这些元件连接的布线会采取如线条空间构造那样的微细且窄间距的周期性的排列。在将接触部连接于这样的布线的情况下，通过从布线引出比布线的尺寸大的电极焊盘等来连接电极焊盘和接触，从而间接地取得与布线的电导通。因此，必须确保用于在单元阵列的外侧配置电极焊盘的空间，单元阵列的面积会受到压迫，或者，半导体器件的尺寸会增大。在如上述的交叉点型存储器等那样堆积有多级的存储单元和与其连接的布线的构成中，这样的弊端表现得更显著。

然而，将接触部直接连接于具有周期性排列的微细且窄间距的布线是非常困难的。因为即使要在微细的布线上形成接触部也会常常产生位置偏移。当接触部的位置相对于布线发生偏移时，接触部和相邻的布线会短路。另外，通过孔收缩(holeshrink)工艺从光刻时的尺寸大幅度地缩小尺寸的工艺的工艺余裕小，会导致良率的降低。

在实施方式的半导体器件1中，在通过阻挡层20避免同与预定的位线bl相邻的位线bl的接触的同时，将接触部ct直接连接于预定的位线bl。由此，例如不需要从位线bl引出尺寸大的电极焊盘，能够使单元阵列的面积扩大和/或减小半导体器件1的尺寸。

在实施方式的半导体器件1中，通过配置阻挡层20，能够将具有比位线bl的间距p大的直径的接触部ct直接连接于位线bl。另外，即使在接触部ct形成时的抗蚀剂图案33稍微产生位置偏移，也能通过阻挡层20抑制与其他的位线bl的接触，因此，能够抑制由位置偏移引起的影响。

在实施方式的半导体器件1中，阻挡层20利用自组装光刻来形成。由此，能够在所期望的位线bl上更切实地配置阻挡层20，能够抑制接触部ct与同连接于接触部ct的位线bl相邻的位线bl的短路。

在实施方式的半导体器件1中，例如通过侧壁工艺形成作为自组装光刻中使用的引导图案的引导层10。由此，能够更简便地得到微细且窄间距的引导层10。另外，即使在用于形成引导层10的抗蚀剂图案31稍微产生位置偏移，也能够通过之后使用自组装光刻来抑制由位置偏移引起的影响。

此外，在上述实施方式中，存储单元mc设为具有从位线bl侧向字线wl侧依次层叠了非欧姆元件no、可变电阻元件vr、电极el的构造，但不限于此。存储单元也可以具有从位线侧向字线侧依次层叠了电极、可变电阻元件、非欧姆元件的构造。另外，也可以通过从非欧姆元件向可变电阻元件、电极相继减少它们的截面积，使可变电阻元件中的电流密度提高。

另外，在上述实施方式中，设为了通过侧壁工艺形成引导层10，但不限于此。引导层也可以使用自组装光刻、纳米压印技术或者euv曝光技术等来形成。

另外，在上述实施方式中，将半导体器件1设为了交叉点型存储器，但不限于此。实施方式的方法可以在其他的存储器件、具有晶体管等的逻辑器件等中对具有周期性排列的微细且窄间距的布线进行应用。

以上对几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。