半导体装置封装的制作方法

本公开涉及半导体装置封装，且涉及包含一或多个表面安装装置(semiconductordevicepackage，smd)组件的半导体装置封装，所述组件配置为两个衬底之间的支座组件并且配置为电连接衬底的互连组件。

背景技术：

例如叠层封装(packageonpackage，pop)或包覆封装(packageinpackage，pip)等堆叠式半导体装置封装可包含上下堆叠的两个衬底，以及可安置于衬底上的电子组件例如ic。例如模制材料的包封层安置于衬底之间以包封电子组件，且硅插入物安置于衬底之间以电连接安置于衬底上的电子组件。然而，硅插入物将阻碍模制材料的模流，因此降低半导体装置封装的良品率和可靠性。

技术实现要素：

在一些实施例中，一种半导体装置封装包含第一衬底、安置于所述第一衬底上方的第二衬底，以及安置于所述第一衬底与所述第二衬底之间的表面安装装置(smd)组件。所述smd组件包含使所述第一衬底电连接到所述第二衬底的多个连接电极，且所述多个连接电极与彼此断开电连接。

在一些实施例中，一种半导体装置封装包含第一衬底、安置于所述第一衬底上方的第二衬底、安置于所述第一衬底上的第一导电垫、安置于所述第二衬底上的第二导电垫，以及安置于所述第一衬底与所述第二衬底之间的表面安装装置(smd)组件。所述smd组件包含使所述第一导电垫电连接到所述第二导电垫的至少一个连接电极。所述第一导电垫的外边缘突出到所述连接电极的相应外边缘之外，且所述第二导电垫的外边缘与所述连接电极的所述相应外边缘大体对齐或从所述相应外边缘凹入。

在一些实施例中，一种半导体装置封装包含第一衬底、安置于所述第一衬底上方的第二衬底、安置于所述第一衬底上的第一导电垫、安置于所述第二衬底上的第二导电垫，以及安置于所述第一衬底与所述第二衬底之间并且使第一导电垫电连接到第二导电垫的表面安装装置(smd)组件。所述smd组件包含绝缘基底和至少一个连接电极。所述绝缘基底包含面向所述第一衬底的第一外部表面、面向所述第二衬底的第二外部表面，以及连接到所述第一外部表面和所述第二外部表面的外边缘。所述连接电极安置于所述绝缘基底上。所述连接电极包含安置于所述绝缘基底的所述外边缘上的主要部分、延伸到所述绝缘基底的所述第一外部表面的第一延伸部分，以及延伸到所述绝缘基底的所述第二外部表面的第二延伸部分。所述连接电极的所述第一延伸部分的长度不同于所述连接电极的所述第二延伸部分的长度。

附图说明

当结合附图阅读时，从以下具体实施方式易于理解本公开的一些实施例的各方面。各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见任意增大或减小。

图1是根据本公开的一些实施例的半导体装置封装的横截面图。

图1a是图1的半导体装置封装的区域a的经放大横截面图。

图1b是图1的半导体装置封装的区域a的经放大俯视图。

图2a是根据本公开的一些实施例的半导体装置封装的俯视图。

图2b是根据本公开的一些实施例的半导体装置封装的俯视图。

图3a是根据本公开的一些实施例的半导体装置封装的横截面图。

图3b是根据本公开的一些实施例的半导体装置封装的横截面图。

图3c是根据本公开的一些实施例的半导体装置封装的横截面图。

图4a是根据本公开的一些实施例的半导体装置封装的横截面图。

图4b是根据本公开的一些实施例的半导体装置封装的横截面图。

具体实施方式

以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并非意在为限制性的。举例来说，在以下描述中，第一特征形成于第二特征上方或上可包含其中第一特征和第二特征形成或安置成直接接触的实施例，且也可包含其中额外特征形成或安置于第一特征和第二特征之间，使得第一特征和第二特征不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。

如本文中所使用，例如“下面”、“下方”、“下部”、“上面”、“上部”、“下部”、“左侧”、“右侧”等空间相对术语可在本文中为易于描述用于描述一个元件或特征与如图中所说明的另一元件或特征的关系。除图中所描绘的定向之外，空间上相对的术语意图涵盖在使用或操作中的装置的不同定向。装置可以按其它方式定向(旋转90度或处于其它定向)，且因此可以同样地解释本文中所使用的与空间相关的描述词。应理解，当一元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到所述另一元件，或可存在中间元件。

本公开提供半导体装置封装和其制造方法。半导体装置封装包含两个堆叠式衬底，以及安置其间的表面安装装置(smd)组件。smd组件被配置成用于维持两个堆叠式衬底之间的间隙的支座组件，并且还配置为用于使两个堆叠式衬底与安置于两个堆叠式衬底上的电子组件电连接的互连组件。smd组件可包含使衬底中的一个电连接到另一个的多个连接电极。连接电极中的每一个可使第一衬底的相应电端子在竖直方向上电连接到第二衬底的相应电端子，且连接电极在水平方向上彼此断开电连接。smd组件可包含单独地布置的多个离散组件，其不阻碍模制原料的模流。smd组件可包含其中禁用无源组件功能的虚设无源组件。

图1是根据本公开的一些实施例的半导体装置封装1的横截面图，图1a是图1的半导体装置封装1的区域a的经放大横截面图，且图1b是图1的半导体装置封装1的区域a的经放大俯视图。预期为突出显示半导体装置封装1的特征而在图1b中省略一些组件。如图1、图1a和图1b中所示，半导体装置封装1包含第一衬底10、第二衬底20，以及至少一个表面安装装置(smd)组件30。第二衬底20安置于第一衬底10上方并且与第一衬底10隔开。第一衬底10包含第一表面101，且第二衬底20包含面向第一衬底10的第一表面101并且隔开的第二表面201。第一衬底10可包含例如电路板的封装衬底。借助于实例，第一衬底10可包含一或多个介电层，以及上下堆叠的一或多个电路层。介电层的材料可包含但不限于例如环氧树脂、双马来酰亚胺-三嗪(bt)等树脂、例如fr-4等玻璃纤维、半导体、陶瓷、玻璃、塑料或其它合适的材料。电路层可包含重布层(rdl)、穿通孔、导电迹线、导电线等。电路层可安置于介电层中，介电层上或相邻介电层之间。电路层的材料可包含但不限于例如铜(cu)等金属。在一些实施例中，第一衬底10中的电路层可包含衬底层级电路层，其为具有较宽线宽/线距(l/s)的低密度电路层。举例来说，电路层的l/s可等于或大于约10μm/约10μm。在一些其它实施例中，第一衬底10中的电路层可包含衬底层级电路层，其可包含凸起衬底，所述衬底层级电路层为具有较窄l/s的高密度电路层。举例来说，电路层的l/s可小于约10μm/约10μm。

在一些实施例中，第一衬底10可另外包含安置于介电层上的多个第一导电垫12。第一导电垫12可安置于靠近介电层处，与介电层相邻，或嵌入于介电层中并且被介电层暴露，并且被配置成接纳电子组件16和/或smd组件30。第一导电垫12可电连接到第一衬底10的电路层。第一导电垫12的材料可例如包含但不限于例如铜(cu)等金属。在一些实施例中，第一导电垫12可包含凸块下金属层(underbumpmetallurgy，ubm)。在一些实施例中，钝化层可安置于第一衬底10上，且钝化层可至少部分地暴露第一导电垫12。

第二衬底20可包含例如电路板的封装衬底。借助于实例，第二衬底20可包含一或多个介电层，以及一或多个电路层。在一些实施例中，第二衬底20中的电路层可包含衬底层级电路层(例如，低密度电路层)或凸起层级电路层(例如，高密度电路层)。在一些实施例中，第二衬底20可另外包含安置介电层于上的多个第二导电垫22。第二导电垫22可安置于靠近介电层处，与介电层相邻，或嵌入于介电层中并且被介电层暴露，并且被配置成接纳电子组件26和/或smd组件30。第二导电垫22可电连接到第二衬底20的电路层。第二衬底20的介电层、电路层和第二导电垫22的材料可类似于第一衬底10的介电层、电路层和第一导电垫12的材料。在一些实施例中，第二导电垫22可包含ubm。在一些实施例中，钝化层可安置于第二衬底20上，且钝化层可至少部分地暴露第二导电垫22。

半导体装置封装1可另外包含安置于第一衬底10上的一或多个第一电子组件16，以及安置于第二衬底20上的一或多个第二电子组件26。第一电子组件16可安置于第一表面101和/或与第一衬底10的第一表面101相对的第三表面102上。第二电子组件26可安置于第二表面201和/或与第二衬底20的第二表面201相对的第四表面202上。在一些实施例中，第一电子组件16可包含有源电子组件16a，例如芯片上系统(soc)组件、存储器组件等，以及/或无源电子组件16b，例如电阻器、电容器或电感器。第一电子组件16可通过例如焊料凸块、焊膏等导电结构16x电连接到第一导电垫12。第一电子组件16可通过第一衬底10与彼此电连通。在一些实施例中，第二电子组件26可包含有源电子组件26a，例如soc组件、存储器组件等，以及/或无源电子组件26b，例如电阻器、电容器或电感器。第二电子组件26可通过例如焊料凸块、焊膏等导电结构26x电连接到第二导电垫22。第二电子组件26可通过第二衬底20与彼此电连通。第一电子组件16和第二电子组件26可通过第一衬底10、smd组件30和第二衬底20与彼此电连通。

smd组件30安置于第一衬底10与第二衬底20之间。smd组件30包含使第一衬底10电连接到第二衬底20的多个连接电极34，且所述多个连接电极34与彼此断开电连接。连接电极34中的每一个可用以在竖直方向上提供第一衬底10与第二衬底20之间的独立电连接路径，而在水平方向上在连接电极34之间不形成电连接。在一些实施例中，smd组件30可另外包含具有外表面32s的绝缘基底32，所述外表面32s被多个连接电极34覆盖。绝缘基底32的外表面32s可界定内部容积32v，且连接电极34在内部容积32v内部并且在内部容积32v外部与彼此断开电连接。在一些实施例中，当在连接电极34上施加交流电电压时，连接电极34在内部容积32v内部于彼此断开电耦合。在一些实施例中，相邻连接电极34可在绝缘基底32的内部容积32v外部寄生耦合。smd组件30被配置成用于维持第一衬底10与第二衬底20之间的间隙的支座组件。smd组件30还配置为用于使第一衬底10与第二衬底20互连的互连组件。在一些实施例中，smd组件30包含如图1a和图1b中所示安置于绝缘基底32的相对侧上的两个连接电极34，且smd组件30可配置为二端子互连组件。可修改连接电极34的数目以实施多端子互连要求。不同smd组件30可具有不同数目的连接电极34以满足半导体装置封装1的不同位置中的互连要求。在图1中，举例来说，绘制两个smd组件30，但可基于第一衬底10与第二衬底20之间的i/o连接修改smd组件30的数目。

在一些实施例中，绝缘基底32的外表面32s可包含面向第一衬底10的第一外部表面32s1、面向第二衬底20的第二外部表面32s2，以及连接到第一外部表面32s1和第二外部表面32s2的外边缘32s3。每一连接电极34可包含安置于绝缘基底32的外边缘32s3上的主要部分340、延伸到绝缘基底32的第一外部表面32s1的第一延伸部分341，以及延伸到绝缘基底32的第二外部表面32s2的第二延伸部分342。

半导体装置封装1可另外包含安置于第一衬底10上的多种第一焊接材料42，以及安置于第二衬底20上的多种第二焊接材料44。每一种第一焊接材料42可部分地覆盖相应连接电极34，例如相应连接电极34的主要部分340和第一延伸部分341的一部分，并且有助于将相应连接电极34粘合到相应第一导电垫12。每一种第二焊接材料44可部分地覆盖相应连接电极34，例如相应连接电极34的主要部分340和第二延伸部分342的一部分，并且有助于使相应连接电极34粘合到相应第二导电垫22。在一些实施例中，每一个第一导电垫12的外边缘12e突出到连接电极34的相应外边缘34e之外，且每一个第二导电垫22的外边缘22e突出到连接电极34的相应外边缘34e之外。在一些实施例中，第一焊接材料42和第二焊接材料44彼此隔开，使得第一焊接材料42和第二焊接材料44不融合。因此，可准确地控制第一焊接材料42和第二焊接材料44的量，从而最小化开路和短路的风险，增加对翘曲的容限，并且改进良品率和可靠性。第一焊接材料42和第二焊接材料44的材料可包含例如但不限于锡(sn)、铅(pb)、银(ag)、铜(cu)或其合金。在一些实施例中，第一焊接材料42和第二焊接材料44的材料可包含相同材料，或不同材料。

smd组件30可为预成型组件，其在粘合到第一衬底10和/或第二衬底20之前形成。在一些实施例中，smd组件30可包含离散组件，并且安置于第一电子组件16之间，第二电子组件26之间，或第一电子组件16与第二电子组件26之间。smd组件30可包含其中禁用无源组件功能的虚设无源组件。借助于实例，smd组件30可包含无电阻器功能或可忽略电阻器功能的虚设电阻器。虚设电阻器可具有与彼此断开电连接并且安置于绝缘基底32上的两个或更多个连接电极34，且不在绝缘基底32中安置电阻式电线，例如电阻膜。在一些实施例中，smd组件30可包含无电容器功能或可忽略电容器功能的虚设电容器。虚设电容器可具有与彼此断开电连接并且安置于绝缘基底32上的两个或更多个连接电极34，且以可忽略电容的方式选择绝缘基底32的介电常数、连接电极34的重叠面积以及连接电极34之间的距离。在一些实施例中，smd组件30可包含无电感器功能或可忽略电感器功能的虚设电感器。虚设电感器可具有与彼此断开电连接并且安置于绝缘基底32上的两个或更多个连接电极34，且不在绝缘基底32中安置线圈。

半导体装置封装1可另外包含安置于第一衬底10与第二衬底20之间并且包封smd组件30、第一电子组件16和第二电子组件26的包封层50。smd组件30可包含离散组件，并且单独地安置于第一电子组件16之间，第二电子组件26之间，或第一电子组件16与第二电子组件26之间。因此，smd组件30不阻挡包封层50的模制材料的模流，且模制材料可从平行于第一表面101和第二表面201的例如第一方向d1和第二方向d2的任何方向流畅地流入第一衬底10与第二衬底20之间的空间。

在一些实施例中，第一电子组件16和第二电子组件26的一部分进一步安置于第一衬底10的第三表面102和/或第二衬底20的第四表面202上，且包封层52和/或包封层54可安置于第一衬底10的第三表面102和第二衬底20的第四表面202上。包封层50、52和54的材料可包含有机模制原料，例如环氧树脂等。包封层50、52和54的材料可相同或不同。在一些实施例中，可分别着包封层50、52和54中添加例如氧化硅填料等填料。在一些实施例中，smd组件30是离散组件，且可单独地布置smd组件30。因此，smd组件30不阻挡在形成包封层50期间的模流，且可增加衬底面积的利用率。

在一些实施例中，半导体装置封装1可另外包含安置于第一衬底10的第三表面102上并且被配置成使第一衬底10电连接到例如印刷电路板(printedcircuitboard，pcb)的另一电子装置的电导体18，例如焊球。

smd组件30被配置成如下两者：用于维持第一衬底10与第二衬底20之间的间隙的支座组件，以及用于使第一衬底10与第二衬底20互连的多端子互连组件。因此，可减小半导体装置封装1的尺寸。与半导体互连插入物相比，可减小smd组件30的制造成本和封装大小。此外，可通过例如抓放操作的表面安装技术(surfacemounttechnique，smt)形成smd组件30。另外，smd组件30可包含离散组件，并且单独地安置于第一电子组件16之间，第二电子组件26之间，或第一电子组件16与第二电子组件26之间。因此，smd组件30不阻挡包封层50的模制材料的模流，且模制材料可从平行于第一表面101和第二表面201的例如第一方向d1和第二方向d2的任何方向流畅地流入第一衬底10与第二衬底20之间的空间。

本公开的半导体装置封装不限于上文描述的实施例，且可根据其它实施例实施。为了简化本说明书以及为了便于在本公开的各种实施例之间进行比较，以下实施例中的类似组件标记有相同标号，且可不另外进行描述。

图2a是根据本公开的一些实施例的半导体装置封装2a的俯视图。如图2a中所示，半导体装置封装2a的smd组件30包含安置于绝缘基底32的两个相对侧上的多个连接电极34。举例来说，绝缘基底32的两个相对侧中的每一个被两个或更多个连接电极34覆盖。半导体装置封装2a的smd组件30提供第一衬底10与第二衬底20之间的更多个i/o连接。

图2b是根据本公开的一些实施例的半导体装置封装2b的俯视图。如图2b中所示，半导体装置封装2b的smd组件30包含安置于绝缘基底32的多于两个侧上的多个连接电极34。举例来说，绝缘基底32的四个侧中的每一个被一或多个连接电极34覆盖。半导体装置封装2b的smd组件30提供第一衬底10与第二衬底20之间的更多个i/o连接。

图3a是根据本公开的一些实施例的半导体装置封装3a的横截面图。如图3a中所示，smd组件30可包含一个连接电极34。连接电极34可安置于绝缘基底32的至少一侧上。举例来说，连接电极34可安置于绝缘基底32的两个相对侧或四个侧上。第一导电垫12和第二导电垫22的数目可与连接电极34的数目相同或不同。第一导电垫12的外边缘12e不与第二导电垫22的相应外边缘22e对齐。借助于实例，每一第一导电垫12的外边缘12e突出到连接电极34的相应外边缘34e之外，而第二导电垫22的外边缘22e与连接电极34的相应外边缘34e大体对齐或从所述相应外边缘34e凹入。第一导电垫12与第二导电垫22的不对称设计有助于准确地控制第一焊接材料42和第二焊接材料44的位置，并且防止第一焊接材料42与第二焊接材料44融合。因此，可准确地控制第一焊接材料42的量和第二焊接材料44的量，并且可减小开路和短路风险。

图3b是根据本公开的一些实施例的半导体装置封装3b的横截面图。如图3b中所示，每一个第一导电垫12的外边缘12e不与第二导电垫22的相应外边缘22e对齐。借助于实例，每一个第一导电垫12的外边缘12e突出到连接电极34的相应外边缘34e之外，而第二导电垫22的外边缘22e与连接电极34的相应外边缘34e大体对齐或从所述相应外边缘34e凹入。第一导电垫12和第二导电垫22的不对称设计有助于准确地控制第一焊接材料42和第二焊接材料44的位置，并且防止第一焊接材料42与第二焊接材料44融合。因此，可准确地控制第一焊接材料42的量和第二焊接材料44的量，并且可减小开路和短路风险。

图3c是根据本公开的一些实施例的半导体装置封装3c的横截面图。如图3c中所示，每一个第一导电垫12的外边缘12e不与第二导电垫22的相应外边缘22e对齐。借助于实例，每一个第一导电垫12的外边缘12e与连接电极34的相应外边缘34e大体对齐或从所述相应外边缘34e凹入，而第二导电垫22的外边缘22e突出到连接电极34的相应外边缘34e之外。第一导电垫12和第二导电垫22的不对称设计有助于准确地控制第一焊接材料42和第二焊接材料44的位置，并且防止第一焊接材料42与第二焊接材料44融合。因此，可准确地控制第一焊接材料42的量和第二焊接材料44的量，并且可减小开路和短路风险。

图4a是根据本公开的一些实施例的半导体装置封装4a的横截面图。如图4a所示，第一延伸部分341的长度l1不同于第二延伸部分342的长度l2。借助于实例，第一延伸部分341的长度l1小于第二延伸部分342的长度l2。第一延伸部分341和第二延伸部分342的不对称设计有助于准确地控制第一焊接材料42和第二焊接材料44的位置，并且防止第一焊接材料42与第二焊接材料44融合。因此，可准确地控制第一焊接材料42的量和第二焊接材料44的量，并且可减小到和短路风险。

图4b是根据本公开的一些实施例的半导体装置封装4b的横截面图。如图4b中所示，每一个第一导电垫12的外边缘12e不与第二导电垫22的相应外边缘22e对齐。借助于实例，每一个第一导电垫12的外边缘12e与连接电极34的相应外边缘34e大体对齐或从所述相应外边缘34e凹入，而第二导电垫22的外边缘22e突出到连接电极34的相应外边缘34e之外。另外，第一延伸部分341的长度l1不同于第二延伸部分342的长度l2。借助于实例，第一延伸部分341的长度l1小于第二延伸部分342的长度l2。第一延伸部分341和第二延伸部分342的不对称设计结合第一导电垫12和第二导电垫22的不对称设计有助于准确地控制第一焊接材料42和第二焊接材料44的位置，并且防止第一焊接材料42与第二焊接材料44融合。因此，可准确地控制第一焊接材料42的量和第二焊接材料44的量，并且可减小开路和短路风险。

在本公开的一些实施例中，半导体装置封装包含两个堆叠式衬底，以及安置于其间的smd组件。smd组件被配置成用于维持两个堆叠式衬底之间的间隙的支座组件，并且还配置为用于使两个堆叠式衬底与安置于两个堆叠式衬底上的电子组件电连接的互连组件。因此，可减小半导体装置封装的尺寸。可容易地通过例如抓放操作的表面安装技术形成smd组件。smd组件包含使衬底中的一个电连接到另一个的多个连接电极。连接电极中的每一个可使第一衬底的相应电端子在竖直方向上电连接到第二衬底的相应电端子，且连接电极在水平方向上彼此断开电连接。smd组件可包含单独地布置的多个离散组件，其不阻碍模制原料的模流。因此，电子组件和smd组件可被布置成在不阻碍模制材料的模流的情况下最大化衬底面积的利用率。smd组件可包含其中禁用无源组件功能的虚设无源组件。因此，可减小半导体装置封装的制造成本。

如本文所用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。

如本文中所使用，术语“基本上”、“基本”、“近似”和“约”用于指示和解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可涵盖小于或等于所述数值的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％的变化范围。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％，那么可认为所述两个数值“基本上”或“约”相同。举例来说，“基本上”平行可指相对于0°的小于或等于±10°，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°的角度变化范围。举例来说，“基本上”垂直可指相对于90°的小于或等于±10°，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°的角度变化范围。

另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。所述图示可能未必按比例绘制。归因于制造工艺和公差，本公开中的技术再现与实际装置之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神和范围。所有此类修改意图在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组不受本公开限制。