半导体结构及其制备方法与流程

本申请涉及半导体器件制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术：

半导体晶圆制造时会涂布保护层(譬如，polyimide，聚酰亚胺)于晶圆的表面，作为保护晶圆内形成的芯片的保护层，同时，保护层也可以作为后段封装时与塑封层(moldingcompound)的临接材料。然而，现有的保护层由于采用旋涂工艺形成，保护层的上表面近乎为平整的表面，除了测试焊盘(bondpad)的开口之外，绝大部分区域的保护层的表面皆为平坦面。而表面为近乎平整的保护层在后段封装时与塑封层的接着性能较差，容易导致保护层与塑封层之间发生分层剥离，从而影响器件的性能。

技术实现要素：

基于此，有必要针对现有技术中的半导体结构中晶圆表面的保护层的表面为近乎平整的表面而导致的保护层与塑封层的接着性能较差，从而导致保护层与塑封层之间容易发生分层剥离，进而影响器件的性能的问题，提供一种半导体结构及其制备方法。

为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法，包括如下步骤：

提供基底，所述基底划分为若干个芯片区域；

于所述基底上形成保护层，所述保护层覆盖所述切割道及所述芯片区域；

对所述保护层进行曝光显影，以于所述保护层覆盖所述芯片区域的区域内形成若干个凹槽，所述凹槽的深度小于所述保护层的厚度。

上述半导体结构的制备方法通过在保护层覆盖芯片区域内形成若干个凹槽，可以增加保护层的表面粗糙程度及表面积，从而提高后段封装时保护层与塑封层的接着性。

在其中一个实施例中，对所述保护层进行曝光显影，以于所述保护层覆盖所述芯片区域的区域内形成若干个所述凹槽包括如下步骤：

将第一光罩置于所述保护层的上方，所述第一光罩对应于所述芯片区域的区域内形成有若干个第一透光区域；

基于所述第一光罩于第一曝光剂量或第一曝光能量下对所述保护层进行第一次曝光；

对曝光后的所述保护层进行显影；显影后所述第一次曝光的曝光区域内的所述保护层被去除的厚度小于所述保护层的厚度。

在其中一个实施例中，所述基底内还形成有切割道，所述切割道将所述基底划分为若干个所述芯片区域；所述切割道内形成有测试焊盘，所述保护层覆盖所述测试焊盘；进行第一次曝光之后且进行显影之前还包括如下步骤：

去除所述第一光罩；将第二光罩至于所述保护层的上方，所述第二光罩对应于所述测试焊盘的区域内形成有第二透光区域；

基于所述第二光罩于第二曝光剂量或第二曝光能量下对所述保护层进行第二次曝光；所述第二曝光剂量为第二次曝光的曝光区域内的保护层经后续显影后被完全去除的最小曝光剂量，所述第二曝光能量为第二次曝光的曝光区域内的保护层经后续显影后被完全去除的最小曝光能量；所述第二曝光剂量大于所述第一曝光剂量，所述第二曝光能量大于所述第一曝光能量。

在其中一个实施例中，对所述保护层进行曝光显影，以于所述保护层覆盖所述芯片区域的区域内形成若干个所述凹槽包括如下步骤：

将光罩置于所述保护层的上方，所述光罩对应于所述芯片区域的区域内形成有若干个透光图形，各所述透光图形内均包括若干个第一透光区域；

基于所述光罩对所述保护层进行曝光；

对曝光后的所述保护层进行显影；显影后所述第一透光区域对应的曝光区域内的所述保护层被去除的厚度小于所述保护层的厚度。

在其中一个实施例中，若干个所述第一透光区域呈条状间隔排布、网格状排布或无规则排布。

在其中一个实施例中，所述基底内还形成有切割道，所述切割道将所述基底划分为若干个所述芯片区域；所述切割道内形成有测试焊盘，所述保护层覆盖所述测试焊盘；所述光罩对应于所述测试焊盘的区域内还形成有第二透光区域；显影后所述第二透光区域对应的曝光区域内的所述保护层被完全去除。

在其中一个实施例中，于所述基底上形成所述保护层之前还包括于所述基底的上表面形成钝化层的步骤；所述保护层形成于所述钝化层的上表面；曝光之后还包括如下步骤：将所述保护层固化；刻蚀去除对应于所述测试焊盘的区域内的所述钝化层及部分所述基底，以暴露出所述测试焊盘。

在其中一个实施例中，于所述保护层覆盖所述芯片区域的区域内形成若干个所述凹槽之后还包括于所述保护层的上表面形成塑封层的步骤；所述塑封层的厚度大于所述凹槽的深度。

本发明还提供一种半导体结构，包括：

基底，所述基底划分为若干个芯片区域；

保护层，位于所述基底上，覆盖所述芯片区域；所述保护层覆盖所述芯片区域的区域内形成有若干个凹槽，所述凹槽的深度小于所述保护层的厚度。

上述半导体结构中的保护层覆盖芯片区域内形成若干个凹槽，可以增加保护层的表面粗糙程度及表面积，从而提高后段封装时保护层与塑封层的接着性

在其中一个实施例中，若干个所述凹槽呈条状间隔排布、网格状排布或无规则排布。

在其中一个实施例中，所述保护层包括聚酰亚胺层或聚苯并恶唑层。

在其中一个实施例中，所述基底内还形成有切割道，所述切割道将所述基底划分为若干个所述芯片区域；所述切割道内还形成有测试焊盘，所述保护层内形成有开口，所述开口暴露出所述测试焊盘。

在其中一个实施例中，所述半导体结构还包括钝化层，所述钝化层位于所述基底的上表面；所述保护层位于所述钝化层的上表面。

在其中一个实施例中，所述半导体结构还包括塑封层，所述塑封层覆盖所述保护层的上表面，且所述塑封层的厚度大于所述凹槽的深度。

在其中一个实施例中，所述凹槽的深度为所述保护层的厚度的1/3～3/4。

附图说明

图1为本发明一个实施例中半导体结构的制备方法的流程图；

图2为本发明一个实施例中半导体结构的制备方法中提供基底后所得结构的俯视结构示意图；

图3为沿图2中a-a方向的截面结构示意图；

图4为本发明一个实施例中半导体结构的制备方法中在基底的上表面形成钝化层后所得结构的截面结构示意图；

图5为本发明一个实施例中半导体结构的制备方法中在钝化层的上表面形成保护层后所得结构的截面结构示意图；

图6为本发明一个实施例中半导体结构的制备方法中使用的第一光罩的俯视结构示意图；

图7为本发明一个实施例中半导体结构的制备方法中提供的第二光罩的俯视结构示意图；

图8为本发明一个实施例中半导体结构的制备方法中使用第一光罩及第二光罩两次曝光并显影后所得结构的俯视结构示意图；

图9为沿图8中a-a方向的截面结构示意图；

图10为本发明一个实施例中半导体结构的制备方法中于曝光后的保护层的上表面形成塑封层后所得结构的截面结构示意图；

图11为本发明另一个实施例中半导体结构的制备方法中使用的光罩的俯视结构示意图；

图12为本发明另一个实施例中半导体结构的制备方法中使用如图11所示的光罩曝光后所得结构的俯视结构示意图。

附图标记说明：

10基底

101切割道

102芯片区域

111测试焊盘

112金属线层

12保护层

121凹槽

13第一光罩

131、151第一透光区域

14第二光罩

141、152第二透光区域

15光罩

16钝化层

17塑封层

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在一个实施例中，如图1所示，本发明一种半导体结构的制备方法，包括以下步骤：

s11：提供基底，基底划分为若干个芯片区域；

s12：于基底上形成保护层，保护层及芯片区域；

s13：对保护层进行曝光显影，以于保护层覆盖芯片区域的区域内形成若干个凹槽，凹槽的深度小于保护层的厚度。

在一个示例中，如图2及图3所示，步骤s11中提供的基底10可以包括但不仅限于硅基底。基底10内还形成有切割道101，切割道101将基底10划分为若干个芯片区域102；基底内切割道101的数量及切割道101隔离出芯片区域102的数量可以根据实际需要进行设定，此处不做限定。

在一个示例中，芯片区域102内可以形成有芯片(未示出，图2及图3中仅示意出芯片内的金属线112)；切割道101内可以形成有测试结构(未示出)及测试焊盘111，测试焊盘111与测试结构电连接，用于将测试结构电学引出。

在一个示例中，步骤s11之后还包括如下步骤：于所述基底10的上表面形成钝化层16，如图4所示。钝化层16覆盖及芯片区域102。钝化层16可以包括单层结构，也可以为包括多层材料层的叠层结构。钝化层16可以包括但不仅限于氧化硅层、氮化硅层及氮氧化硅层中的至少一者。

在一个示例中，如图5所示，可以采用但不仅限于旋涂工艺于所述钝化层16的上表面形成保护层12。

在一个示例中，保护层12可以包括任意一种可以进行曝光显影去除的集成电路保护层，譬如，光敏材料层；具体的，保护层12可以包括但不仅限于聚酰亚胺(polyimide)层或聚苯并恶唑(polybenzox，pbo)层。

在一个可选的示例中，步骤s13可以包括如下步骤：

s131：将第一光罩13置于保护层12的上方，第一光罩13对应于芯片区域102的区域内形成有若干个第一透光区域131；第一光罩13如图6所示；第一光罩13置于保护层12上之后，光罩13在保护层12的上表面的正投影可以完全覆盖光罩13的上表面；

s132：基于第一光罩13于第一曝光剂量或第一曝光能量下对保护层12进行第一次曝光；

s133：对曝光后的保护层12进行显影；显影后第一次曝光的曝光区域内的保护层12被去除的厚度小于保护层12的厚度。

在一个示例中，当切割道101内形成有测试焊盘111时，步骤s132于步骤s133之间还包括如下步骤：

去除第一光罩13；将第二光罩14至于保护层12的上方，第二光罩14对应于测试焊盘111的区域内形成有第二透光区域141；第二光罩14如图7所示；第二光罩14置于保护层12的上方之后，第二光罩14在保护层12的上表面的正投影可以完全覆盖保护层12的上表面；

基于第二光罩14于第二曝光剂量或第二曝光能量下对保护层12进行第二次曝光；第二曝光剂量为第二次曝光的曝光区域内的保护层12经后续显影后被完全去除的最小曝光剂量，第二曝光能量为第二次曝光的曝光区域内的保护层12经后续显影后被完全去除的最小曝光能量；第二曝光剂量大于第一曝光剂量，第二曝光能量大于第一曝光能量。

基于第一光罩13于第一曝光剂量或第一曝光能量下进行第一次曝光，由于第一曝光剂量或第一曝光能量较小，第一透光区域131的曝光深度小于保护层12的厚度，即第一次曝光后的曝光区域在显影时只有部分深度的保护层12被去除；亦即，显影后保护层12覆盖芯片区域102的区域内形成有若干个与第一曝光区域131一一对应的凹槽121，如图8及图9所示；基于第二光罩14于第二曝光剂量或第二曝光能量下进行第二次曝光，由于第二曝光剂量或第二曝光能量较大，第二次曝光后的曝光区域的保护层12在显影的过程中可以被完全去除，即显影后对应于测试焊盘111需要形成开口的区域的保护层12被完全去除。

在一个示例中，凹槽121的深度可以根据实际需要进行设定，但凹槽121的深度不能太深，也不能太浅；优选地，本实施例中，凹槽121的深度可以为保护层12的厚度的1/3～3/4；若凹槽121的深度小于保护层12的厚度的1/3，将起不到增强结合的作用，若凹槽121的深度大于保护层12的厚度的3/4，则有可能对器件自身的结构稳定性造成损伤。

在一个示例中，若干个第一透光区域131可以成条状间隔排布、十字状排布或无规则分布；具体的，若干个第一透光区域131无规则排布可以为第一透光区域131的形状相同，但若干个第一透光区域131杂乱无章排布；也可以为第一透光区域131的形状不同，且若干个第一透光区域131杂乱无章排布等等。

在一个示例中，步骤s13之后还包括如下步骤：

s14：将保护层12进行固化；具体的，可以采用但不仅限于烘烤技术对保护层12进行固化；

s15：刻蚀去除对应于测试焊盘111的区域内的钝化层16及部分基底10，以暴露出测试焊盘111，即刻蚀后暴露出测试焊盘111的上表面；具体的，可以采用但不仅限于刻蚀工艺刻蚀去除对应于测试焊盘111的区域内的钝化层16及部分基底10。

在一个示例中，步骤s15之后还可以包括如下步骤：于保护层12的上表面形成塑封层17的步骤；塑封层17的厚度大于凹槽121的深度，如图10所示。

在另一个可选的示例中，如图11所示，步骤s13还可以包括如下步骤：

s131：将光罩15置于保护层16的上方，光罩15对应于芯片区域102的区域内形成有若干个第一透光区域151；光罩15如图11所示；光罩15置于保护层12的上方之后，光罩15在保护层12的上表面的正投影可以完全覆盖保护层12的上表面；

s132：基于光罩15对保护层12进行曝光；

s133：对曝光后的保护层12进行显影；显影后第一透光区域151对应的曝光区域内的保护层12被去除的厚度小于保护层12的厚度。

在一个示例中，切割道101内形成有测试焊盘111时，光罩15对应于测试焊盘111的区域内还形成有第二透光区域152；显影后第二透光区域152对应的曝光区域内的保护层12被完全去除。

由于第一透光区域151的尺寸非常小，在曝光的过程中，由于曝光光线的衍射等影响，第一透光区域151曝光的保护层12的深度小于保护层12自身的深度，在显影的过程中，第一透光区域151的曝光区域内的保护层12只被去除部分深度，亦即，显影后，保护层12对应于第一透光区域151的部分内形成有若干个与第一透光区域151一一对应的凹槽121，如图12所示。

上述半导体结构的制备方法通过在保护层12覆盖芯片区域102内形成若干个凹槽121，可以增加保护层12的表面粗糙程度及表面积，从而在保护层12的上表面形成塑封层17之后可以增加保护层12与塑封层17的接着性。

在另一个实施例中，请继续参阅8至图10及图12，本发明还提供一种半导体结构，半导体结构包括：基底10，基底10划分为若干个芯片区域102；保护层12，保护层12位于基底10上，覆盖芯片区域102；保护层12覆盖芯片区域102的区域内形成有若干个凹槽121，凹槽121的深度小于保护层12的厚度。

在一个示例中，基底10可以包括但不仅限于硅基底。基底10内还形成有切割道101，切割道101将基底10划分为若干个芯片区域102；基底10内切割道101的数量及切割道101隔离出芯片区域102的数量可以根据实际需要进行设定，此处不做限定。

在一个示例中，芯片区域102内可以形成有芯片(未示出，图8及图10中仅示意出芯片内的金属线112)；切割道101内可以形成有测试结构(未示出)及测试焊盘111，测试焊盘111与测试结构电连接，用于将测试结构电学引出。

在一个示例中，保护层12可以包括任意一种可以进行曝光显影去除的集成电路保护层，譬如，光敏材料层；具体的，保护层12可以包括但不仅限于聚酰亚胺(polyimide)层或聚苯并恶唑(polybenzox，pbo)层。

在一个示例中，若干个凹槽121可以成条状间隔排布、相互连接成网格状分布或无规则分布。

在一个示例中，凹槽121的深度可以根据实际需要进行设定，但凹槽121的深度不能太深，也不能太浅；优选地，本实施例中，凹槽121的深度可以为保护层12的厚度的1/3～3/4；若凹槽121的深度小于保护层12的厚度的1/3，将起不到增强结合的作用，若凹槽121的深度大于保护层12的厚度的3/4，则有可能对器件自身的结构稳定性造成损伤。

在一个示例中，半导体结构还包括钝化层16，钝化层16位于基底10的上表面，保护层12位于钝化层16的上表面；钝化层16覆盖切割道101及芯片区域102。钝化层16可以包括单层结构，也可以为包括多层材料层的叠层结构。钝化层16可以包括但不仅限于氧化硅层、氮化硅层及氮氧化硅层中的至少一者。

在一个示例中，当切割道101内形成有测试焊盘111时，保护层12内还形成有开口(未示出)，开口贯穿保护层12、钝化层16且延伸至基底10内以暴露出测试焊盘111。

在一个示例中，半导体结构还包括塑封层17，塑封层17覆盖保护层12的上表面，且塑封层17的厚度大于凹槽121的深度。

上述半导体结构中的保护层12覆盖芯片区域102内形成若干个凹槽121，可以增加保护层12的表面粗糙程度及表面积，从而在保护层12的上表面形成塑封层17之后可以增加保护层12与塑封层17的接着性。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。