集成电路的制作方法

本实用新型涉及电子领域，更确切地说涉及允许生产电子电路、特别是专用于射频应用的电子电路的半导体衬底的领域。

背景技术：

SOI衬底通常包括位于掩埋绝缘层(通常为氧化硅)上方的半导体膜(或上半导体层)，掩埋绝缘层通常被称为BOX(代表“Buried OXide”(掩埋氧化物)的首字母缩写词)，其本身例如位于诸如体衬底之类的载体衬底上方。

通常并且优选地在p掺杂的HR半导体衬底上制造射频集成电路(RF)，HR代表高电阻率(通常指示高于1千欧姆.厘米的电阻率)，以便通过传导限制衬底中的损耗和相邻组件之间的串扰。

此外，采用SOI(绝缘体上硅)类型的HR衬底是常见的。然后，在半导体膜中和在半导体膜上形成的无源或有源组件通过掩埋氧化物层而与载体衬底绝缘。

然而，已经观察到，尽管采用这种衬底减少了与衬底相关联的损耗，但它并不能完全防止发生损耗。具体地，由于用于制造该氧化物层的工艺，固定电荷不可避免地存在于掩埋绝缘层(BOX)中。它们负责在衬底中在BOX附近积聚能够形成导电沟道的移动电荷。因此，尽管采用HR型衬底，但衬底中的寄生表面传导仍然是电损耗的来源。

半导体膜/BOX/载体衬底堆叠此外还表现为MOS(金属氧化物半导体)电容器。对于第一近似，与该MOS电容器相关联的反型层的厚度与载体衬底的掺杂剂浓度的平方根成反比地变化。因此可以理解，如果载体衬底是HR型，即弱掺杂，则该厚度增加。该电容器具有通过施加到形成在面对BOX并且在BOX上方的绝缘硅膜中或在该绝缘硅膜上的组件的电势进行调制的特性。该调制寄生电容器负责影响集成电路的RF组件的谐波失真和串扰，其方式对这些组件的性能有害。这种失真尤其可以通过三阶截距点(缩写为TOIP或IP3)方法而被量化。

为了弥补这种影响，已知使用更复杂的载体-衬底结构，其并入了一个特定区域，该特定区域将载体衬底的单晶部分和掩埋绝缘层(BOX)分开，以便在BOX附近创建易于捕获自由电荷载流子的高密度表面态。利用表面态对自由电荷载流子的这种捕获极大地减少了寄生表面传导影响。此外它还在载体衬底/BOX界面处导致半导体中的费米能级钉扎，这使得寄生MOS电容器的电容很大程度上独立于施加到在掩埋绝缘层(BOX)上方面对形成的组件上的电势，因此限制了谐波失真。这些特定区域是本领域技术人员已知的富陷阱(trap-rich)区域。这种衬底被称为富陷阱衬底。

富陷阱区域及其制作已成为许多出版物的主题，其中可提及：Raskin，“SOI technology:An Opportunity for RF Designers”，Journal of Telecommunications and Information Technology，2009年4月；以及美国专利No.9,929,039，两篇参考文献均被引用并入，其描述了在SOI衬底的掩埋绝缘层(BOX)下方制作富陷阱电荷捕获区域。

然而，在半导体膜中和在半导体膜上制作集成电路包括高温退火步骤，通常在大大高于1000℃的温度下，特别是为了形成浅沟槽隔离(STI)。然而，这种退火导致在富陷阱区域的上表面处创建粗糙度，这导致半导体膜中的粗糙度，这对集成电路的某些组件的正确操作是有害的。

如果衬底是FD-SOI型，则在SOI衬底中的掩埋绝缘层下方放置富陷阱区域证明甚至是更成问题的，因为那时半导体膜的厚度特别小，通常为几纳米。同样，掩埋绝缘层(BOX)的厚度很小，通常约为15nm至25nm。

因此，需要提供一种SOI，特别是一种FD-SOI衬底，对于该衬底，富陷阱区域的存在对这种衬底的半导体膜的表面光洁度是无害的。

技术实现要素：

根据一个方面，提供了一种集成电路，包括衬底，所述衬底包括至少一个第一域和不同于所述至少一个第一域的至少一个第二域，其中所述衬底包含富陷阱区域，所述富陷阱区域存在于所述至少一个第二域的位置中并且不存在于所述至少一个第一域的位置中。

因此，与现有技术对照而言，富陷阱区域的制作仅局限于衬底的某些位置。

根据一个实施例，所述至少一个第一域包含至少一个非射频组件，并且所述至少一个第二域包含至少一个射频组件。

射频组件是能够在集成电路的操作期间耦合到(例如，通过)至少一个射频信号的组件。这样的组件例如但不限于诸如电感器、电容器、电阻器或甚至波导之类的无源组件。

非射频组件是与射频组件不同的组件，通常是不旨在耦合到无线电信号的组件，例如属于集成电路的逻辑部分的晶体管。

根据一个实施例，衬底是绝缘体上硅衬底，所述绝缘体上硅衬底在所述至少一个第一域中包括半导体膜、载体衬底的第一部分和位于所述载体衬底的所述第一部分和所述半导体膜之间的掩埋绝缘层，并且所述绝缘体上硅衬底在所述第二域中包括所述载体衬底的第二部分，所述部分被所述富陷阱区域覆盖，所述半导体膜和所述掩埋绝缘层不延伸到所述至少一个第二域中。

根据一个实施例，所述衬底是完全耗尽的绝缘体上硅衬底，所述半导体膜包括完全耗尽的半导体。

因此，所述富陷阱区域仅存在于包括射频组件的域中。这种存在是有利的，因为它允许影响集成电路的所述域的射频组件的谐波失真和串扰被限制。

此外，这种存在不会影响SOI衬底、特别是FD-SOI衬底的半导体膜的表面粗糙度，因为在第二(射频)域中不存在半导体膜。此外，SOI、特别是FD-SOI衬底的半导体膜的粗糙度在第一域(非射频域)中不受富陷阱区域的影响，富陷阱区域是不存在的，这种不存在不会对非射频组件的正确操作产生不利影响。

富陷阱区域是这样的区域，该区域的命名(即“富陷阱”)和结构由于已经在该主题上撰写的许多出版物而为本领域技术人员所熟知。

在这种情况下，还可以通过非限制性示例将富陷阱区域定义为这样的区域：当其位于通过射频信号的射频组件下方时该区域导致该信号的二次谐波的至少85dBm的衰减。

根据一个实施例，所述富陷阱区域包括至少一个堆叠，所述至少一个堆叠包括多晶半导体层以及位于所述衬底的下面(subjacent)部分和所述多晶半导体层之间的界面区，所述界面区具有与所述多晶半导体层的晶体结构不同以及与所述衬底的下面部分的晶体结构不同的结构。

根据一个实施例，所述至少一个多晶半导体层具有包括在0.5μm和3μm之间的厚度。

根据一个实施例，当所述衬底是SOI衬底时，所述衬底的下面部分是所述载体衬底的所述第二部分。

根据一个实施例，所述载体衬底包括高电阻率衬底。

所述高电阻率衬底是弱掺杂衬底，其通常具有高于1千欧姆.厘米的电阻率。

这种类型的衬底尤其适用于射频组件的生产，因为它通过传导限制衬底中的损耗和相邻组件之间的串扰。

附图说明

本实用新型的其他优点和特征将在研究实施例和实现方法的详细描述以及附图时变得显而易见，这些实施例和实现方法决不是限制性的，附图中：

图1示出了绝缘体上硅(SOI)衬底的横截面图。

图2示出了在图1的SOI衬底上制作集成电路的工艺步骤的横截面图。

图3示出了在图2之后的制作集成电路的工艺步骤的横截面图。

图4示出了在图3之后的制作集成电路的工艺步骤的横截面图。

图5示出了在图4之后的制作集成电路的工艺步骤的横截面图。

图6示出了在图5之后的制作集成电路的工艺步骤的横截面图。

具体实施方式

当然，为了便于理解，已经示意性地示出了附图中所示的各种元件，特别是构成绝缘体上硅衬底的各层，并且这些不同元件的比例可能与它们的实际真实比例不同。

图1示出了绝缘体上硅(SOI)衬底的横截面图。

如通常情况那样，SOI衬底包括位于掩埋绝缘层20(通常是氧化硅)上方的半导体膜30，掩埋绝缘层通常被称为BOX(代表“Buried OXide”(掩埋氧化物)的首字母缩写词)，其本身位于载体衬底10上方。

在该示例中，衬底特别是FD-SOI衬底，但是所图示的实施例可以应用于任何类型的SOI衬底。

对于FD-SOI衬底，形成半导体膜(通常为硅)的材料被完全耗尽。在这方面，该材料的固有掺杂密度通常为每cm³约10¹⁵个掺杂剂原子。半导体膜30的厚度可以被包括在5nm和6nm之间，并且绝缘层20的厚度可以为大约25nm。

载体衬底10可以由任何半导体制成，并且特别地基于单晶硅。

载体衬底10在此有利地是高电阻率半导体衬底，即相对弱掺杂的衬底，并且通常具有高于1千欧姆.厘米的电阻率。这种类型的衬底特别适用于射频组件的制作。

当然，这并不排除使用不具有高电阻率的其他类型衬底的可能性。

在图2中，已将硬掩模层40沉积在半导体膜30的顶侧上。该层特别旨在保护半导体膜30，并且还将用作蚀刻掩模，如下所见。

该层40可以例如由氮化硅、氧化物-氮化物-氧化物(ONO)或任何其他合适的材料制成。

已将光致抗蚀剂层50沉积在硬掩模层40的顶侧上。

如图3中所图示，将在衬底1中和衬底1上制作的集成电路包括多个域。

更确切地说，第一域D1旨在接纳非射频组件，而第二域D2旨在接纳射频组件。

当然，每个域可以由同一个区或实际上由多个单独的区形成。

如图3中所图示，该工艺继续以便利用光刻、曝光和显影抗蚀剂层50的常规步骤定义域D2的范围，并且然后使用抗蚀剂的其余部分作为蚀刻掩模，利用本身已知的硬掩模层40的常规蚀刻GR1。

然后，露出位于载体衬底的部分12上方的掩埋绝缘层的上表面。

然后去除抗蚀剂层50。

如图4中所图示，然后执行本身已知的常规蚀刻操作GR2以形成沟槽TR，该沟槽TR一直延伸到载体衬底10的部分12中(即，完全穿过层20和30以及部分地进入衬底10中)。

沟槽TR的深度例如在0.5μm和2μm之间。

该沟槽TR表示富陷阱区域的未来位置。

因此，该富陷阱区域将仅位于域D2中，其将有利地包含射频组件。

这种存在是有利的，因为它允许影响衬底1的域D2的射频组件的谐波失真和串扰被限制。

该存在不影响FD-SOI衬底1的域D2的半导体膜30的表面粗糙度，因为在(射频)域D2中，不存在半导体膜30。

对照而言，即使半导体膜30存在于衬底1的区域D1中，其粗糙度也不受富陷阱区域的影响，因为那里不存在富陷阱区域，这种不存在不会对非射频组件的正确操作产生不利影响。

如图5中所图示，将多晶半导体层60沉积在硬掩模层40的上侧上和沟槽TR的壁上，以便填充沟槽并形成富陷阱区域CP。

为了避免在下面的单晶载体衬底12上外延生长多晶半导体层60，建议在沉积多晶半导体层60之前在沟槽TR的内壁上形成界面区ZI。这允许在没有外延晶格匹配的情况下形成多晶半导体层，并因此形成导致形成富陷阱区域的陷阱。

可以采用各种技术来形成界面区ZI。因此，可以将沟槽TR的壁暴露于含有氧化物质的环境中。

氧化的影响在沟槽TR的内壁(即，侧壁和底部)中创建非常小的1纳米量级厚度的层ZI，其具有与多晶半导体60的晶粒的晶体结构不同以及与下面的单晶载体衬底12不同的结构。

这种氧化可以经由快速热氧化(RTO)类型的受控热氧化来实现，即在氧化气氛的存在下通过加热内壁TR、通常加热到550℃和900℃之间的温度来提高其速率的氧化。

通过使用任何常规处理方法执行湿化学氧化处理，也可以实现这种氧化。

在产生界面区ZI的其他可能方式中，可以提及非掺杂物质的离子注入，诸如氩、锗或任何其他重离子。这种离子轰击允许在沟槽TR的内壁中创建大量晶体缺陷，或者所述内壁被至少部分地非晶化，即在晶粒表面处的晶体排列被破坏，从而允许避免了在多晶半导体60的沉积期间的外延生长。

因此，一旦已经产生界面层ZI，多晶半导体层60可以沉积在沟槽TR中和硬掩模层40上。

可以使用化学气相沉积技术沉积多晶半导体层CP，以便形成厚度优选地被包括在例如500纳米和2000纳米或实际上更多的3000纳米之间的层。

可选地，在其被沉积之后，多晶半导体层60可以经受针对其厚度和性质定制的热处理，以便通过对其进行重结晶来稳定其结构。

当然，可以采用其他沉积技术来形成该层，例如低压化学气相沉积(LPCVD)，或者更一般地，任何类型的已知允许产生多晶半导体层的沉积技术。

可以产生多个“多晶半导体层/界面区”堆叠以形成富陷阱区域CP。

随后，如图6中所图示，例如通过化学机械平坦化(CMP)来使多晶半导体层60平坦化。硬掩模层40也被去除。

在整个半导体晶片上执行用于形成集成电路的步骤。这些步骤是所谓的“晶圆级”操作。

因此，在通过化学机械抛光使多晶半导体层60平坦化之前，可以在域D1中部分地蚀刻层60，目的是去除存在于该域中的多晶半导体层60。

该方法使得避免了对于随后执行非常大面积的晶圆级平坦化的需要，该平坦化可能导致在某些位置中的凹陷形成。

在已经去除硬掩模层40之后，在半导体膜30的上部和富陷阱区域CP的上部之间留有门槛(sill)。可以就这样留下门槛或者优选地对应于硬掩模层40的厚度而局部地去除门槛。

接下来，如图6中所图示，在半导体膜13中制作隔离区域ZIS，该隔离区域ZIS例如对应于浅沟槽隔离或对应于局部氧化物(针对“LOCal Oxidation of Silicon”(硅的局部氧化)的LOCOS)。

接下来，以常规方式，在域D1中制作非射频组件TRR例如晶体管，并且还以常规方式，在域D2中制作射频组件CR例如电感器。这些射频组件实际上通过介电区域RD而与富陷阱区域分开，介电区域RD通常是厚的。当例如在集成电路的第一金属化层中制作这些组件时，区域RD是本领域技术人员已知为“PMD区域”(PMD：金属前电介质)的区域。

接下来，利用本领域技术人员公知并且为了简单起见在这里未示出的常用和常规步骤完成集成电路IC的制造。

如图6中所图示，这里的集成电路IC包括FD-SOI衬底10、第一域D1和第二域D2。衬底仅在第二域D2中包含富陷阱区域。

第一域D1包括半导体膜30，在半导体膜30上存在非射频组件TRR。

除了富陷阱区域CP之外，第二域D2包括形成在所述富陷阱区域CP的顶侧上的射频组件CR。富陷阱区域CP通过界面区ZI而与载体衬底10的第二部分12分开。

本实用新型不限于这些实现方法，而是涵盖其任何变体。例如，尽管已经描述了SOI衬底，但是本实用新型可应用于仅在某些位置中包括富陷阱区域的体衬底。