碳化硅半导体器件的制作方法

本实用新型属于半导体设计及制造领域，特别是涉及一种碳化硅半导体器件。

背景技术：

碳化硅材料具有优良的物理和电学特性，以其宽的禁带宽度、高的热导率、大的饱和漂移速度和高的临界击穿电场等独特优点，成为制作高功率、高频、高压、耐高温、抗辐射器件的理想半导体材料，在军事和民事方面具有广阔的应用前景。碳化硅mosfet器件则具有开关速度快、导通电阻小等优势，且在较小的漂移层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。基于碳化硅材料的功率mosfet(sicmosfet)更适合应用于高频和高温等应用环境中。而且sicmosfet可以通过热氧化工艺形成表面栅氧化层，可以和传统的硅工艺基本相融。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种碳化硅半导体器件，用于解决现有技术中源极金属和栅极层的重叠区域引入较大的输入电容，而导致sicmosfet开关速度降低，增加导通损耗的问题。

为实现上述目的及其他相关目的，本实用新型提供一种碳化硅半导体器件，所述碳化硅半导体器件包括：n型衬底；n型漂移层，位于所述n型衬底上；p型阱区，位于所述n型漂移层中；n型源区，位于所述p型阱区内；栅介质层，至少横跨于所述n型源区及所述n型漂移层之间；栅极层，位于所述栅介质层上；隔离介质层，包覆于所述栅极层；源极金属层，与所述n型源区接触，并延伸覆盖于所述隔离介质层上，位于所述隔离介质层上的所述源极金属层具有贯穿所述源极金属层的通孔阵列，以减少所述源极金属层与所述栅极层的重叠面积。

可选地，所述隔离介质层的厚度介于500纳米～1500纳米之间。

可选地，所述通孔阵列包括矩形孔阵列及圆形孔阵列中的一种。

可选地，所述源极金属层的厚度介于5微米～10微米之间。

可选地，所述源极金属层包括依次层叠的第一ti层、al层、第二ti层、ni层及ag层，其中，所述第一ti层的厚度介于100～300纳米，所述al层的厚度介于3微米～6微米，所述第二ti层的厚度介于100纳米～300纳米，所述ni层的厚度介于1微米～3微米，所述ag层的厚度介于300纳米～1000纳米。

可选地，所述栅介质层的材料包括二氧化硅，其厚度介于40纳米～100纳米之间。

可选地，还包括一p型接触区，所述p型接触区与所述n型源区相连，所述源极金属层与所述p型接触区及所述n型源区接触。

如上所述，本实用新型的碳化硅半导体器件，具有以下有益效果：

1)本实用新型在所述源极金属层中形成贯穿所述源极金属层的通孔阵列，以减少所述源极金属层与所述栅极层的重叠面积，从而降低源极金属层与栅极层之间的输入电容的面积，降低输入电容，提高器件的开关速及降低导通损耗。

2)为了弥补通孔阵列降低源极金属层电流导通能力的缺陷，本实用新型采用堆叠的厚金属工艺(如ti/al/ti/ni/ag)，将源极金属层沉积厚度增加至5微米～10微米，从而保证源极金属层导通大电流的能力。

附图说明

图1显示为本实用新型实施例的碳化硅半导体器件的结构示意图。

图2显示为本实用新型实施例的碳化硅半导体器件的栅极层、隔离介质层及源极金属层的放大结构示意图。

图3显示为本实用新型实施例的碳化硅半导体器件的源极金属层的一种俯视图案示意图。

图4显示为本实用新型实施例的碳化硅半导体器件的源极金属层的另一种俯视图案示意图。

图5显示为本实用新型的碳化硅半导体器件的制作方法的步骤流程示意图。

元件标号说明

101n型衬底

102n型漂移层

103p型阱区

104n型源区

105栅介质层

106栅极层

107隔离介质层

108源极金属层

109通孔阵列

110p型接触区

111漏极金属层

s11～s16步骤

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

如在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

碳化硅场效应晶体管(sicmosfet)的输入电容会影响其开关速度，进而影响导通损耗。在sicmosfet结构中，为了削弱由引线电阻造成的压降效应，通常会采用源极金属覆盖在栅极层106上方的结构，以保证源极金属的电流导通能力，但是，这种结构的源极金属，会在源极金属和栅极层106的重叠区域引入输入电容，从而导致sicmosfet开关速度降低，增加导通损耗。

如图1～图4所示，本实施例提供一种碳化硅半导体器件，所述碳化硅半导体器件包括：n型衬底101、n型漂移层102、p型阱区103、n型源区104、栅介质层105、栅极层106、隔离介质层107及源极金属层108。

所述n型衬底101为n型重掺杂的碳化硅(sic)衬底，所述n型衬底101的掺杂浓度可以介于1e19/cm³～9e20/cm³之间。所述n型衬底101的背面还可以具有漏极金属层111，所述漏极金属层111与所述n型衬底101形成欧姆接触，以降低接触电阻，所述漏极金属层111的材料可以为ni等，其厚度可以为1微米～2微米之间。

所述n型漂移层102位于所述n型衬底101上，其可以为n型轻掺杂的碳化硅(sic)层，所述n型漂移层102的掺杂浓度可以介于1e14/cm³～1e15/cm³之间。

所述p型阱区103位于所述n型漂移层102中。例如，所述p型阱区103的掺杂浓度可以介于1e15/cm³～1e16/cm³之间。

所述n型源区104位于所述p型阱区103内，被所述p型阱区103包覆，所述n型源区104的掺杂浓度可以介于1e18/cm³～1e19/cm³之间。

所述栅介质层105至少横跨于所述n型源区104及所述n型漂移层102之间。所述栅介质层105的材料可以为二氧化硅，其厚度介于40纳米～100纳米之间。例如，所述栅介质层105的厚度可以为50纳米。

所述栅极层106位于所述栅介质层105上，所述栅极层106的材料可以为多晶硅。

所述隔离介质层107包覆于所述栅极层106，所述隔离介质层107的介电常数介于1～3之间，所述隔离介质层107的厚度介于500纳米～1500纳米之间，以保证所述源极金属层108与所述栅极层106之间的绝缘性能。优选地，所述隔离介质层107的介电常数介于1～2.5之间。所述隔离介质层107的材料可以为掺氟氧化硅siof、掺碳氧化硅sioc、氟碳化合物fox、氢硅倍半氧烷hsq、甲基硅倍半氧烷msq、多孔介质材料及含硅有机材料silk中的一种。当然，在其他的实施例中，所述隔离介质层107的厚度和材料也可以依据实际需求进行选择改变，并不限于此处所列举的示例。本实用新型在源极金属层108与栅极层106之间，采用介电常数介于1～3之间的低k介质作为隔离介质层107，相比于采用如二氧化硅等介质材料作为隔离介质层107来说，在相同介质厚度情况下，可以大大减少源极金属层108与栅极层106之间的输入电容，提高器件的开关速度，降低导通损耗。

所述源极金属层108与所述n型源区104接触并延伸覆盖于所述隔离介质层107上。在本实施例中，碳化硅半导体器件还包括一p型接触区110，所述p型接触区110与所述n型源区104相连，所述源极金属层108与所述p型接触区110及所述n型源区104接触。

图2显示为栅极层106、隔离介质层107及源极金属层108的放大结构示意图，在本实施例中，位于所述隔离介质层107上的所述源极金属层108具有贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积。在一实施例中，所述通孔阵列109可以为矩形孔阵列，以降低工艺难度，降低制作成本，如图3所示，在另一实施例中，所述通孔阵列109也可以为圆形孔阵，以减少金属尖端电力集中而造成的不良影响，提高源极金属层108的电流导通稳定性，如图4所示。当然所述通孔阵列109的通孔形状和排布方式也可以依据需求进行调整，如，在其他的实施例中，所述，本实用新型在所述源极金属层108中形成贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积，从而降低源极金属层108与栅极层106之间的输入电容的面积，降低输入电容，进一步提高器件的开关速及降低导通损耗。

为了弥补通孔阵列109降低源极金属层108电流导通能力的缺陷，本实用新型将所述源极金属层108的厚度设置为介于5微米～10微米之间，从而保证源极金属层108导通大电流的能力。优选地，所述源极金属层108包括依次层叠的第一ti层、al层、第二ti层、ni层及ag层，其中，所述第一ti层的厚度介于100～300纳米，所述al层的厚度介于3微米～6微米，所述第二ti层的厚度介于100纳米～300纳米，所述ni层的厚度介于1微米～3微米，所述ag层的厚度介于300纳米～1000纳米。例如，在一实施例中，所述第一ti层的厚度选用为200纳米，所述al层的厚度选用为4微米，所述第二ti层的厚度选用为200纳米，所述ni层的厚度选用为1.5微米，所述ag层的厚度选用为500纳米。

如图1～图5所示，本实施例还提供一种碳化硅半导体器件的制作方法，所述制作方法包括以下步骤：

如图1及图5所示，首先进行步骤1)，提供n型衬底101及位于所述n型衬底101上的n型漂移层102。

所述n型衬底101为n型重掺杂的碳化硅(sic)衬底，所述n型衬底101的掺杂浓度可以介于1e19/cm³～9e20/cm³之间。

所述n型漂移层102位于所述n型衬底101上，其可以为n型轻掺杂的碳化硅(sic)层，所述n型漂移层102的掺杂浓度可以介于1e14/cm³～1e15/cm³之间。

如图1及图5所示，然后进行步骤2)，采用离子注入工艺及退火工艺于所述n型漂移层102中形成p型阱区103。所述p型阱区103位于所述n型漂移层102中。例如，所述p型阱区103的掺杂浓度可以介于1e15/cm³～1e16/cm³之间。

如图1及图5所示，然后进行步骤3)，采用离子注入工艺及退火工艺于所述p型阱区103内形成n型源区104，于所述p型阱区103中形成p型接触区110，所述p型接触区110与所述n型源区104相连。所述n型源区104位于所述p型阱区103内，被所述p型阱区103包覆，所述n型源区104的掺杂浓度可以介于1e18/cm³～1e19/cm³之间。

如图1及图5所示，然后进行步骤4)，于所述n型漂移层102上依次形成栅介质层105及栅极层106，并刻蚀所述栅介质层105及栅极层106以形成至少横跨于所述n型源区104及所述n型漂移层102之间的栅介质层105及栅极层106。

例如，可以采用热氧化方法形成所述栅介质层105，所述栅介质层105的材料包括二氧化硅，其厚度介于40纳米～100纳米之间。

例如，可以采用pecvd或lpcvd等工艺形成所述栅极层106，所述栅极层106的材料可以为多晶硅。

如图1及图5所示，然后进行步骤5)，形成隔离介质层107，所述隔离介质层107覆盖于所述n型源区104及所述栅极层106，所述隔离介质层107的介电常数介于1～3之间。所述隔离介质层107的厚度介于500纳米～1500纳米之间，以保证所述源极金属层108与所述栅极层106之间的绝缘性能。优选地，所述隔离介质层107的介电常数介于1～2.5之间。所述隔离介质层107的材料可以为掺氟氧化硅siof、掺碳氧化硅sioc、氟碳化合物fox、氢硅倍半氧烷hsq、甲基硅倍半氧烷msq、多孔介质材料及含硅有机材料silk中的一种。当然，在其他的实施例中，所述隔离介质层107的厚度和材料也可以依据实际需求进行选择改变，并不限于此处所列举的示例。本实用新型在源极金属层108与栅极层106之间，采用介电常数介于1～3之间的低k介质作为隔离介质层107，相比于采用如二氧化硅等介质材料作为隔离介质层107来说，在相同介质厚度情况下，可以大大减少源极金属层108与栅极层106之间的输入电容，提高器件的开关速度，降低导通损耗。

如图1及图5所示，然后进行步骤6)，于所述隔离介质层107中刻蚀出源极通孔，所述源极通孔显露所述n型源区104及所述p型接触区110，于所述源极通孔及所述隔离介质层107上沉积源极金属层108，所述源极金属与所述p型接触区110及所述n型源区104接触，并延伸覆盖于所述隔离介质层107上。

如图1～图5所示，最后进行步骤7)s17，刻蚀所述位于所述隔离介质层107上的所述源极金属层108，以在所述源极金属层108中形成贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积。

图2显示为栅极层106、隔离介质层107及源极金属层108的放大结构示意图，在本实施例中，位于所述隔离介质层107上的所述源极金属层108具有贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积。在一实施例中，所述通孔阵列109可以为矩形孔阵列，以降低工艺难度，降低制作成本，如图3所示，在另一实施例中，所述通孔阵列109也可以为圆形孔阵，以减少金属尖端电力集中而造成的不良影响，提高源极金属层108的电流导通稳定性，如图4所示。当然所述通孔阵列109的通孔形状和排布方式也可以依据需求进行调整，如，在其他的实施例中，所述，本实用新型在所述源极金属层108中形成贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积，从而降低源极金属层108与栅极层106之间的输入电容的面积，降低输入电容，进一步提高器件的开关速及降低导通损耗。

为了弥补通孔阵列109降低源极金属层108电流导通能力的缺陷，本实用新型将所述源极金属层108的厚度设置为介于5微米～10微米之间，从而保证源极金属层108导通大电流的能力。优选地，所述源极金属层108包括依次层叠的第一ti层、al层、第二ti层、ni层及ag层，其中，所述第一ti层的厚度介于100～300纳米，所述al层的厚度介于3微米～6微米，所述第二ti层的厚度介于100纳米～300纳米，所述ni层的厚度介于1微米～3微米，所述ag层的厚度介于300纳米～1000纳米。例如，在一实施例中，所述第一ti层的厚度选用为200纳米，所述al层的厚度选用为4微米，所述第二ti层的厚度选用为200纳米，所述ni层的厚度选用为1.5微米，所述ag层的厚度选用为500纳米。

最后，还包括步骤：于所述n型衬底101的背面形成漏极金属层111，所述漏极金属层111与所述n型衬底101形成欧姆接触，以降低接触电阻，所述漏极金属层111的材料可以为ni等，其厚度可以为1微米～2微米之间。

如上所述，本实用新型的碳化硅半导体器件制作方法，具有以下有益效果：

1)本实用新型在所述源极金属层中形成贯穿所述源极金属层的通孔阵列，以减少所述源极金属层与所述栅极层的重叠面积，从而降低源极金属层与栅极层之间的输入电容的面积，降低输入电容，提高器件的开关速及降低导通损耗。

2)为了弥补通孔阵列降低源极金属层电流导通能力的缺陷，本实用新型采用堆叠的厚金属工艺(如ti/al/ti/ni/ag)，将源极金属层沉积厚度增加至5微米～10微米，从而保证源极金属层导通大电流的能力。

所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。