电子器件和制造该电子器件的方法与流程

本公开涉及电子器件和制造该电子器件的方法。

背景技术：

以前的硅基电子器件在操作特性改善和按比例缩小方面具有局限性。例如，当测量以前的硅基逻辑晶体管的工作电压和电流特性时，亚阈值摆幅(ss)可以被限制到约60mv/dec。随着逻辑晶体管的尺寸减小，这会给减小工作电压至等于或小于0.8v的值造成困难。此外，作为结果，功率密度会增加。因此，逻辑晶体管会具有针对按比例缩小的限制。

技术实现要素：

提供了电子器件和制造该电子器件的方法。

额外的方面将在下面的描述中被部分地阐述且将部分自该描述明显，或者可以通过本公开的所提出的实施方式的实践而获悉。

根据一实施方式的一方面，一种电子器件包括：衬底；在衬底上的栅电极；在栅电极和衬底之间的铁电晶化层，铁电晶化层至少部分地晶化并包括具有铁电性或反铁电性的电介质材料；以及在铁电晶化层和衬底之间的防晶化层，防晶化层包括非晶电介质材料并配置为防止铁电晶化层中的晶化朝向衬底扩散。

在一些实施方式中，该电子器件还可以包括在衬底上的与栅电极对应的位置处的沟道元件，并且可以包括分别在沟道元件的两侧的源极和漏极。

在一些实施方式中，沟道元件可以包括si、ge、sige、iii-v族半导体、氧化物半导体、氮化物半导体、氮氧化物半导体、二维(2d)半导体材料、量子点和有机半导体中的至少一种。

在一些实施方式中，铁电晶化层可以包括具有大于约20的介电常数的晶体电介质材料。铁电晶化层可以包括包含si、al、hf和zr中的至少一种的氧化物。

在一些实施方式中，铁电晶化层还可以包括掺杂剂。

在一些实施方式中，防晶化层可以具有大于约4的介电常数，并且可以包括与铁电晶化层的材料不同的电介质材料。

在一些实施方式中，防晶化层可以包括alox(0<x<1)、laox(0<x<1)、yox(0<x<1)、laalox(0<x<1)、taox(0<x<1)、tiox(0<x<1)、srtiox(0<x<1)、cao、mgo、zrsio和2d电介质材料中的至少一种。

在一些实施方式中，电子器件还可以包括在防晶化层和衬底之间的高k电介质层。高k电介质层可以具有比硅氧化物高的介电常数，并且可以包括与防晶化层的材料不同的电介质材料。

在一些实施方式中，高k电介质层可以包括非晶电介质材料或晶体电介质材料。

在一些实施方式中，电子器件还可以包括在高k电介质层和衬底之间的高带隙层。高带隙层可以包括具有比高k电介质层的材料大的带隙的非晶电介质材料。

根据另一实施方式的一方面，一种制造电子器件的方法包括：准备衬底，沟道元件提供在衬底上；在衬底上形成包括非晶电介质材料的防晶化层；在防晶化层上形成非晶电介质材料层；在非晶电介质材料层上形成栅电极；以及通过经由退火工艺使非晶电介质材料层的至少一部分晶化，形成具有铁电性或反铁电性的铁电晶化层。防晶化层可以被配置为限制和/或防止铁电晶化层中的晶化朝向衬底扩散。

在一些实施方式中，非晶电介质材料层可以包括与防晶化层的材料不同的非晶电介质材料。

在一些实施方式中，铁电晶化层可以包括具有大于约20的介电常数的晶体电介质材料。

在一些实施方式中，防晶化层可以包括具有大于约4的介电常数的电介质材料。

在一些实施方式中，防晶化层和铁电晶化层可以通过使用化学气相沉积(cvd)或原子层沉积(ald)形成。

在一些实施方式中，该方法还可以包括在防晶化层和衬底之间形成高k电介质层。高k电介质层可以具有比硅氧化物大的介电常数，并且可以包括与防晶化层的材料不同的电介质材料。

在一些实施方式中，高k电介质层可以包括非晶电介质材料或晶体电介质材料。

在一些实施方式中，该方法还可以包括在高k电介质层和衬底之间形成高带隙层。高带隙层可以包括具有比高k电介质层的材料大的带隙的非晶电介质材料。

在一些实施方式中，栅电极可以通过凭借使用cvd、ald或物理气相沉积(pvd)来沉积导电金属而形成。

根据又一实施方式的一方面，一种电子器件包括：沟道元件，包括在第一侧和第二侧之间的中间区；在沟道元件的中间区上的栅电极；在栅电极和沟道元件之间的铁电晶化层；以及在铁电晶化层和沟道元件之间的防晶化层。铁电晶化层可以至少部分地晶化并且可以包括具有铁电性或反铁电性的电介质材料。防晶化层可以包括非晶电介质材料，并且可以被配置为限制和/或防止铁电晶化层中的晶化朝向沟道元件扩散。

在一些实施方式中，防晶化层可以包括alox(0<x<1)、laox(0<x<1)、yox(0<x<1)、laalox(0<x<1)、taox(0<x<1)、tiox(0<x<1)、srtiox(0<x<1)、cao、mgo、zrsio和二维(2d)电介质材料中的至少一种。铁电晶化层可以包括zro2、hfo2、la2o3、ta2o5、bao或tio2。

在一些实施方式中，该电子器件还可以包括衬底。沟道元件可以是衬底的一部分，并且衬底可以是半导体衬底。

在一些实施方式中，该电子器件还可以包括衬底。沟道元件可以是在衬底上的沟道层。沟道层可以包括氧化物半导体、氮化物半导体、氮氧化物半导体、量子点和有机半导体中的至少一种。

在一些实施方式中，该电子器件还可以包括连接到沟道元件的第一侧的源极和连接到沟道元件的第二侧的漏极。

附图说明

本公开的某些实施方式的以上及另外的方面、特征和优点将由以下结合附图的描述更加明显，附图中：

图1是根据一示例实施方式的电子器件的剖视图；

图2是示出高k电介质材料的介电常数和带隙的示例的曲线图；

图3是用于描述根据一示例实施方式的改善电子器件的亚阈值摆幅特性的效果的曲线图；

图4是根据另一示例实施方式的电子器件的剖视图；

图5是根据另一示例实施方式的电子器件的剖视图；

图6是根据另一示例实施方式的电子器件的剖视图；

图7a至图7f是用于描述根据一示例实施方式的制造电子器件的方法的视图；

图8a至图8c是用于描述根据一示例实施方式的制造电子器件的方法的视图；

图9a至图9b是用于描述根据一示例实施方式的制造电子器件的方法的视图；以及

图10a至图10b是用于描述根据一示例实施方式的制造电子器件的方法的视图。

具体实施方式

现在将详细参照其示例在附图中示出的实施方式，其中相似的附图标记始终指代相似的元件。在这方面，提出的实施方式可以具有不同的形式，并且不应被解释为限于这里阐述的描述。因此，下面仅通过参照附图描述实施方式来解释方面。如这里所使用地，术语“和/或”包括相关所列举项目中的一个或更多个的任何及所有组合。

诸如“中的至少一个”的表述当在一列元素(例如，a、b和c)之后时，修饰整列元素而不修饰该列中的个别元素。例如，“a、b和c中的至少一个”、“a、b或c中的至少一个”、“a、b、c或其组合中的至少一个”以及“a、b、c及其组合中的至少一个”分别可以被解释为涵盖以下组合中的任何一个：a；b；a和b；a和c；b和c；以及a、b和c。

在下文中，当一元件被描述为“在”另一元件“上”或“之上”时，该元件可以直接在所述另一元件上，或者可以在所述另一元件之上而不接触所述另一元件。如这里所使用地，单数形式“一”旨在还包括复数形式，除非上下文清楚地另行指示。还将理解，当一部分“包括”或“包含”一元素时，除非另外规定，否则该部分还可以包括其它元素，并不排除其它元素。

术语“所述”和其它等同的限定词可以对应于单数指示对象或复数指示对象。除非方法中包括的操作的顺序被特定地描述或有相反的描述，否则可以按照适当的顺序执行这些操作。它不一定限于所描述的操作顺序。所有示例和示例术语的使用仅用于详细描述本公开，并且本公开不限于所述示例和所述示例术语，除非它们没有被限定在权利要求的范围内。

在下文描述的实施方式中描述的电子器件可以包括基于半导体的器件，并且可以具有栅极堆叠结构，该栅极堆叠结构包括栅电极和具有比硅氧化物高的介电常数的高k电介质。这些电子器件可以包括例如逻辑器件或存储器件。

图1是根据一示例实施方式的电子器件的剖视图。

参照图1，电子器件100可以包括衬底110以及顺序地堆叠在衬底110上的防晶化层130、铁电晶化层140和栅电极150。沟道元件115可以提供在衬底110的一位置上，该位置对应于栅电极150，并且源极s121和漏极d122可以分别提供在沟道元件115的两侧。尽管图1示出了防晶化层130、铁电晶化层140和栅电极150形成在沟道元件115的整个表面上使得防晶化层130、铁电晶化层140和栅电极150的侧表面与沟道元件115的侧表面对准，但是防晶化层130、铁电晶化层140和栅电极150可以形成在沟道元件115的在所述两侧之间的中间区上。

源极s121可以电连接到沟道元件115的一侧，并且漏极d122可以电连接到沟道元件115的另一侧。源极s121和漏极d122可以通过将杂质注入到衬底110的不同区域中而形成，并且衬底110的在源极s121和漏极d122之间的区域可以被定义为沟道元件115。

衬底110可以包括例如si衬底。然而，衬底110也可以包括包含除si之外的其它半导体材料(诸如ge、sige、iii-v族半导体等)的衬底。在这种情况下，沟道元件115可以包括si、ge、sige或iii-v族半导体。然而，衬底110的材料不限于此，并且可以变化。像以下参照图4描述的沟道层215那样，沟道元件115可以形成为与衬底110分离的材料层，而不是被包括在衬底110中。

防晶化层130和铁电晶化层140可以顺序地提供在衬底110的沟道元件115的上表面上。铁电晶化层140可以具有晶化的至少一部分，并且铁电晶化层140可以包括具有铁电性或反铁电性的电介质材料。

如下所述，铁电晶化层140可以通过经由退火工艺使非晶电介质材料的至少一部分晶化而形成。通过使用此方法形成的铁电晶化层140可以包括铁电材料或反铁电材料。铁电晶化层140可以由于其铁电性或反铁电性而具有减小电子器件100的亚阈值摆幅ss的效果。

铁电材料可以在晶化材料结构中的晶胞中具有非中心对称的电荷分布，因而可以具有自发偶极子(电偶极子)，即自发极化。即使当没有外部电场时，铁电材料也可以由于偶极子而具有剩余极化。此外，极化方向可以由于外部电场而在每个电畴(domain)中翻转(switch)。

反铁电材料可以包括电偶极子的阵列。然而，反铁电材料的剩余极化可以为0或接近0。相邻偶极子的方向在没有电场的状态下变得相反从而抵消极化，因而总体自发极化和剩余极化可以为0或接近0。然而，当施加外部电场时，反铁电材料可以具有极化特性和开关特性。

铁电晶化层140可以包括具有例如大于约20的介电常数的晶体电介质材料。然而，其不限于此。例如，铁电晶化层140可以包括包含si、al、hf和zr中的至少一种的氧化物。作为详细示例，铁电晶化层140可以包括hf基氧化物和zr基氧化物中的至少一种。这里，hf基氧化物可以包括例如hfo或hfzro，zr基氧化物可以包括例如zro。

图2示出了高k电介质材料的介电常数(详细地，静态介电常数)和带隙的示例。这里，高k电介质材料表示具有比硅氧化物高的介电常数的材料。参照图2，铁电晶化层140可以包括例如zro2、hfo2、la2o3、ta2o5、bao或tio2。然而，这是示例，并且铁电晶化层140可以包括除所描述的材料之外的其它各种高k电介质材料。

根据需要，铁电晶化层140还可以包括掺杂剂。掺杂剂可以包括例如si、al、zr、y、la、gd、sr和hf中的至少一种，但不限于此。当铁电晶化层140包括掺杂剂时，掺杂剂可以以均匀的浓度掺在整个铁电晶化层140中，或者可以根据铁电晶化层140的区域以不同的浓度掺入。此外，不同类型的掺杂剂可以根据铁电晶化层140的区域而掺入。

防晶化层130可以提供在铁电晶化层140和沟道元件115之间。防晶化层130可以限制和/或防止铁电晶化层140中的基于退火工艺的晶化朝向沟道元件115扩散。

防晶化层130可以包括与铁电晶化层140不同的高k电介质材料。例如，防晶化层130可以包括具有比硅氧化物高的介电常数的电介质材料。详细地，防晶化层130可以包括具有大于约4的介电常数的电介质材料。

作为详细示例，防晶化层130可以包括alox(0<x<1)、laox(0<x<1)、yox(0<x<1)、laalox(0<x<1)、taox(0<x<1)、tiox(0<x<1)、srtiox(0<x<1)、cao、mgo、zrsio和二维(2d)电介质材料中的至少一种。这里，2d电介质材料可以是具有介电性质的2d材料。例如，2d电介质材料可以包括六方硼氮化物(h-bn)等。上述材料仅是示例，并且防晶化层130可以包括其它各种电介质材料。

如下所述，铁电晶化层140可以通过经由退火工艺使非晶电介质材料的至少一部分晶化而形成。通过此晶化工艺形成的铁电晶化层140可以包括多晶电介质材料。

当防晶化层130不提供在铁电晶化层140之下时，随着用于形成铁电晶化层140的非晶电介质材料经由退火工艺晶化而形成在铁电晶化层140中的成键轨道可以朝向衬底110的沟道元件115扩散。当铁电晶化层140的成键轨道朝向沟道元件115扩散时，电流泄漏可以由于形成在铁电晶化层140的多晶电介质材料中的晶界而发生，并且电流泄漏可以使电子器件100的性能劣化。

根据本实施方式，防晶化层130提供在铁电晶化层140和衬底110的沟道元件115之间，因而铁电晶化层140的晶化效果可以不扩散到防晶化层130之下的区域。详细地，当铁电晶化层140经由退火工艺晶化时，成键轨道可以形成在铁电晶化层140中。这里，防晶化层130可以限制和/或防止成键轨道扩散到防晶化层130之下的沟道元件115。

栅电极150可以提供在铁电晶化层140的上表面上。这里，栅电极150可以布置为面对衬底110的沟道元件115且其间具有防晶化层130和铁电晶化层140。栅电极150可以包括导电金属。

根据以上描述的本实施方式的上述电子器件100可以包括具有铁电性或反铁电性的铁电晶化层140，因而可以减小电子器件100的亚阈值摆幅ss。

图3是用于描述根据一示例实施方式的改善逻辑晶体管的亚阈值摆幅特性的效果的曲线图。这里，在根据一示例实施方式的逻辑晶体管中已经使用了包括铁电体的铁电晶化层。在图3中，a指示以前的硅基逻辑晶体管的工作电压vg和电流id的特性，b指示根据一示例实施方式的逻辑晶体管的工作电压vg和电流id的特性。

参照图3，在以前的硅基晶体管的情况下，亚阈值摆幅ss可以被限制到约60mv/dec。然而，在根据一示例实施方式的逻辑晶体管的情况下，基于铁电体中的电畴翻转时发生的电压放大，亚阈值摆幅ss可以减小到等于或小于60mv/dec的值。

在根据一实施方式的电子器件100中，防晶化层130可以提供在铁电晶化层140和沟道元件115之间；因此，可以限制和/或防止铁电晶化层140中的经由退火工艺的晶化朝向沟道元件115扩散，从而防止电子器件100的电流泄漏。像这样，因为防晶化层130防止铁电晶化层140中的晶化影响防晶化层130之下的区域，所以在限制和/或防止电流泄漏的同时，铁电晶化层140可以保持基于晶化的铁电性或反铁电性的效果。因此，可以改善电子器件100的性能。

图4是根据另一示例实施方式的电子器件200的剖视图。在下文中，将主要描述与上述实施方式的方面不同的方面。

参照图4，电子器件200可以包括衬底210以及顺序地堆叠在衬底210上的沟道层(也称为沟道元件)215、防晶化层230、铁电晶化层240和栅电极250。源电极(也称为源极)221和漏电极(也称为漏极)222可以分别提供在沟道层215的两侧。

衬底210可以包括例如si、ge、sige、iii-v族半导体等，但不限于此。沟道层215可以提供在衬底210的上表面上。沟道层215可以形成为与衬底210分离的材料层，而不是被包括在衬底210中。沟道层215可以包括例如氧化物半导体、氮化物半导体、氮氧化物半导体、2d半导体材料、量子点和有机半导体中的至少一种。这里，氧化物半导体可以包括例如ingazno等，2d半导体材料可以包括过渡金属二硫族化物(tmd)或石墨烯，量子点可以包括胶质qd、纳米晶体结构等。然而，这仅是示例，并且本实施方式不限于此。

源电极221和漏电极222可以分别提供在沟道层215的两侧。源电极221可以连接到沟道层215的一侧，漏电极222可以连接到沟道层215的另一侧。源电极221和漏电极222可以包括导电材料，诸如金属、金属化合物、导电聚合物等。

顺序地堆叠在沟道层215上的防晶化层230、铁电晶化层240和栅电极250可以与参照图1描述的防晶化层130、铁电晶化层140和栅电极150基本相同，因而将省略其详细描述。

图5是根据另一示例实施方式的电子器件300的剖视图。

参照图5，电子器件300可以包括衬底310以及顺序地堆叠在衬底310上的高k电介质层360、防晶化层330、铁电晶化层340和栅电极350。沟道元件315可以提供在衬底310的一位置上，该位置对应于栅电极350，并且源极s321和漏极d332可以分别提供在沟道元件315的两侧。

源极s321可以电连接到沟道元件315的一侧，并且漏极d322可以电连接到沟道元件315的另一侧。源极s321和漏极d322可以通过将杂质注入到衬底310的不同区域中而形成，并且衬底310的在源极s321和漏极d322之间的区域可以被定义为沟道元件315。

衬底310可以包括例如si、ge、sige、iii-v族半导体等。在这种情况下，沟道元件315可以包括si、ge、sige或iii-v族半导体。然而，衬底310的材料不限于此，并且可以变化。像以上参照图4描述的沟道层215那样，沟道元件315可以形成为与衬底310分离的材料层，而不是被包括在衬底310中。

高k电介质层360、防晶化层330和铁电晶化层340可以顺序地提供在衬底310的沟道元件315的上表面上。

如上所述，铁电晶化层340的至少一部分可以被晶化，并且铁电晶化层340可以包括具有铁电性或反铁电性的电介质材料。铁电晶化层340可以包括具有例如大于约20的介电常数的晶体电介质材料。然而，其不限于此。例如，铁电晶化层340可以包括包含si、al、hf和zr中的至少一种的氧化物。作为详细示例，铁电晶化层340可以包括hf基氧化物和zr基氧化物中的至少一种。这里，hf基氧化物可以包括例如hfo或hfzro，zr基氧化物可以包括例如zro。

根据需要，铁电晶化层340还可以包括掺杂剂。掺杂剂可以包括例如si、al、zr、y、la、gd、sr和hf中的至少一种，但不限于此。

防晶化层330可以提供在铁电晶化层340的下表面处。如上所述，防晶化层330可以限制和/或防止铁电晶化层340中的经由退火工艺的晶化朝向沟道元件315扩散。

防晶化层330可以包括与铁电晶化层340不同的高k电介质材料。例如，防晶化层330可以包括具有比硅氧化物高的介电常数的电介质材料。详细地，防晶化层330可以包括具有大于约4的介电常数的电介质材料。

作为详细示例，防晶化层330可以包括alox(0<x<1)、laox(0<x<1)、yox(0<x<1)、laalox(0<x<1)、taox(0<x<1)、tiox(0<x<1)、srtiox(0<x<1)、cao、mgo、zrsio和2d电介质材料中的至少一种。这里，2d电介质材料可以是具有介电性质的2d材料。例如，2d电介质材料可以包括六方硼氮化物(h-bn)等。上述材料仅是示例，并且防晶化层330可以包括其它各种电介质材料。

高k电介质层360可以提供在防晶化层330的下表面处。高k电介质层360可以与防晶化层330一起控制铁电晶化层340的晶化。为此，高k电介质层360可以包括与防晶化层330不同的电介质材料。详细地，高k电介质层360可以包括具有比硅氧化物大的介电常数的高k电介质材料。

高k电介质层360可以包括非晶电介质材料或晶体电介质材料。例如，高k电介质层360可以包括与铁电晶化层340相同的电介质材料。然而，其不限于此，并且高k电介质层360可以包括与铁电晶化层340不同的高k电介质材料。

栅电极350可以提供在铁电晶化层340的上表面上。这里，栅电极350可以布置为面对衬底310的沟道元件315且其间具有高k电介质层360、防晶化层330和铁电晶化层340。栅电极350可以包括导电金属。

在根据本实施方式的电子器件300中，防晶化层330和高k电介质层360可以提供在铁电晶化层340之下，并且防晶化层330和高k电介质层360可以包括彼此不同的材料。因此，可以有效地控制铁电晶化层340的晶化。因此，可以限制和/或防止电流泄漏，并且可以改善电子器件300的性能。

尽管图5示出了形成在高k电介质层360上的防晶化层330，但是发明构思不限于此。在一些实施方式中，防晶化层330可以形成在衬底310和高k电介质层360之间，并且铁电晶化层340可以形成在高k电介质层360的顶部。

图6是根据另一示例实施方式的电子器件400的剖视图。

参照图6，电子器件400可以包括衬底410以及顺序地堆叠在衬底410上的高带隙层470、高k电介质层460、防晶化层430、铁电晶化层440和栅电极450。沟道元件415可以提供在衬底410的一位置上，该位置对应于栅电极450，并且源极s421和漏极d422可以分别提供在沟道元件415的两侧。

衬底410可以包括例如si、ge、sige、iii-v族半导体等。在这种情况下，沟道元件415可以包括si、ge、sige或iii-v族半导体。然而，衬底410的材料不限于此，并且可以变化。像以上参照图4描述的沟道层215那样，沟道元件415可以形成为与衬底410分离的材料层，而不是被包括在衬底410中。

高带隙层470、高k电介质层460、防晶化层430和铁电晶化层440可以顺序地提供在衬底410的沟道元件415的上表面上。

如上所述，铁电晶化层440的至少一部分可以被晶化，并且铁电晶化层440可以包括具有铁电性或反铁电性的电介质材料。铁电晶化层440可以包括具有例如大于约20的介电常数的晶体电介质材料。然而，其不限于此。例如，铁电晶化层440可以包括包含si、al、hf和zr中的至少一种的氧化物。根据需要，铁电晶化层440还可以包括掺杂剂。

防晶化层430可以提供在铁电晶化层440的下表面处。如上所述，防晶化层430可以限制和/或防止铁电晶化层440中的经由退火工艺的晶化朝向沟道元件415扩散。

防晶化层430可以包括与铁电晶化层440不同的高k电介质材料。例如，防晶化层430可以包括具有比硅氧化物高的介电常数的电介质材料。详细地，防晶化层430可以包括具有大于约4的介电常数的电介质材料。例如，防晶化层430可以包括alox(0<x<1)、laox(0<x<1)、yox(0<x<1)、laalox(0<x<1)、taox(0<x<1)、tiox(0<x<1)、srtiox(0<x<1)、cao、mgo、zrsio和2d电介质材料中的至少一种。

高k电介质层460可以提供在防晶化层430的下表面处。高k电介质层460可以与防晶化层430一起控制铁电晶化层440的晶化。为此，高k电介质层460可以包括与防晶化层430不同的电介质材料。详细地，高k电介质层460可以包括具有比硅氧化物大的介电常数的高k电介质材料。高k电介质层460可以包括非晶电介质材料或晶体电介质材料。

高带隙层470可以提供在高k电介质层460和沟道元件415之间。高带隙层470可以抑制或防止电流泄漏，并且还可以用于栅极堆叠结构中的电容匹配。高带隙层470可以包括具有比形成在高带隙层470之上的高k电介质层460的材料大的带隙的非晶电介质材料。例如，高带隙层470可以包括包含si、al、hf和zr中的至少一种的氧化物。然而，其不限于此。

栅电极450可以提供在铁电晶化层440的上表面上。这里，栅电极450可以布置为面对衬底410的沟道元件415且其间具有高带隙层470、高k电介质层460、防晶化层430和铁电晶化层440。栅电极450可以包括导电金属。

根据本实施方式的电子器件400可以包括在铁电晶化层440之下的防晶化层430和高k电介质层460，因而可以有效地控制铁电晶化层440的晶化。此外，电子器件400可以在高k电介质层460和沟道元件415之间包括包含具有比高k电介质层460的电介质材料大的带隙的非晶电介质材料的高带隙层470，因而可以有效地限制和/或防止电子器件400的电流泄漏。

尽管图6示出了形成在高k电介质层460和高带隙层470上的防晶化层430，但是发明构思不限于此。在一些实施方式中，防晶化层430、高k电介质层460和高带隙层470可以按不同的顺序被堆叠。

图7a至图7f是用于描述根据一示例实施方式的制造电子器件的方法的视图。

参照图7a，可以准备衬底510，沟道元件515、源极s521和漏极d522提供在衬底510上。源极s521和漏极d522可以通过在衬底510的不同区域中注入或掺入杂质而形成，并且衬底510的在源极s521和漏极d522之间的区域可以被定义为沟道元件515。衬底510可以包括例如si、ge、sige、iii-v族半导体等。在这种情况下，像衬底510那样，沟道元件515可以包括si、ge、sige或iii-v族半导体。衬底510的材料不限于此，并且可以变化。源极s521和漏极d522可以在不同的时间点形成。例如，在形成以下描述的栅电极550(参见图7d)之后，可以在衬底510中形成源极s521和漏极d522。

沟道元件515可以在衬底510的上表面上形成为与衬底510分离的材料层，而不是被包括在衬底510中。在这种情况下，沟道元件515的材料可以变化。例如，沟道元件515可以包括氧化物半导体、氮化物半导体、氮氧化物半导体、2d半导体材料、量子点和有机半导体中的至少一种。氧化物半导体可以包括例如ingazno等，2d半导体材料可以包括tmd或石墨烯，量子点可以包括胶质qd、纳米晶体结构等。然而，这仅是示例，并且本实施方式不限于此。

参照图7b，防晶化层530可以在衬底510的沟道元件515的上表面上形成。防晶化层530可以通过凭借使用例如化学气相沉积(cvd)或原子层沉积(ald)在沟道元件515的上表面上沉积非晶电介质材料而形成。

防晶化层530可以限制和/或防止通过经由退火工艺使非晶电介质材料层540'(参见图7c)晶化而形成的铁电晶化层540中的晶化朝向沟道元件515扩散。

防晶化层530可以包括高k电介质材料。例如，防晶化层530可以包括具有比硅氧化物高的介电常数的电介质材料。详细地，防晶化层530可以包括具有大于约4的介电常数的电介质材料。

作为详细示例，防晶化层530可以包括alox(0<x<1)、laox(0<x<1)、yox(0<x<1)、laalox(0<x<1)、taox(0<x<1)、tiox(0<x<1)、srtiox(0<x<1)、cao、mgo、zrsio和2d电介质材料中的至少一种。这里，2d电介质材料可以是具有介电性质的2d材料。例如，2d电介质材料可以包括六方硼氮化物(h-bn)等。上述材料仅是示例，并且防晶化层530可以包括其它各种电介质材料。

参照图7c，非晶电介质材料层540'可以在防晶化层530的上表面上形成。非晶电介质材料层540'可以通过凭借使用例如cvd或ald在防晶化层530的上表面上沉积与防晶化层530的电介质材料不同的电介质材料而形成。

铁电晶化层540可以通过经由以下描述的退火工艺使非晶电介质材料层540'的至少一部分晶化而形成。通过使用此方法形成的铁电晶化层540可以如下所述包括具有例如大于约20的介电常数的晶体电介质材料。然而，其不限于此。

非晶电介质材料层540'可以包括例如包含si、al、hf和zr中的至少一种的氧化物。作为详细示例，非晶电介质材料层540'可以包括hf基氧化物和zr基氧化物中的至少一种。这里，hf基氧化物可以包括例如hfo或hfzro，zr基氧化物可以包括例如zro。根据需要，非晶电介质材料层540'还可以包括掺杂剂。掺杂剂可以包括例如si、al、zr、y、la、gd、sr和hf中的至少一种，但不限于此。

参照图7d，栅电极550可以在非晶电介质材料层540'的上表面上形成。栅电极550可以通过凭借使用例如cvd、ald或物理气相沉积(pvd)在非晶电介质材料层540'的上表面上沉积导电金属而形成。

参照图7e，可以执行退火工艺以通过使非晶电介质材料层540'晶化来形成铁电晶化层540。退火工艺可以例如在约400℃至约1000℃的温度下执行。此外，退火工艺的时段可以在约一分钟内。然而，其不限于此，并且退火工艺的温度和时段可以变化。非晶电介质材料层540'的至少一部分可以经由此退火工艺晶化以形成如图7f所示的铁电晶化层540，并且可以制造电子器件500。

防晶化层530可以限制和/或防止非晶电介质材料层540'的经由退火工艺的晶化效果朝向沟道元件515扩散。详细地，非晶电介质材料层540'的经由退火工艺的晶化可以从接触栅电极550的区域开始并向下进行以形成多晶电介质材料。此外，随着晶化工艺完成，可以形成包括多晶电介质材料的铁电晶化层540。

防晶化层530可以在执行退火工艺的同时保持非晶状态，因而可以限制和/或防止形成在铁电晶化层540中的成键轨道朝向衬底510的沟道元件515扩散。像这样，防晶化层530可以提供在非晶电介质材料层540'和沟道元件515之间，以限制和/或防止非晶电介质材料层540'的晶化效果朝向沟道元件515扩散。

通过使非晶电介质材料层540'晶化而形成的铁电晶化层540可以包括具有铁电性或反铁电性的电介质材料。铁电晶化层440可以包括具有例如大于约20的介电常数的晶体电介质材料。然而，其不限于此。

例如，铁电晶化层540可以包括包含si、al、hf和zr中的至少一种的氧化物。作为详细示例，铁电晶化层540可以包括hf基氧化物和zr基氧化物中的至少一种。这里，hf基氧化物可以包括例如hfo或hfzro，zr基氧化物可以包括例如zro。根据需要，铁电晶化层540还可以包括掺杂剂。

上述制造电子器件500的方法还可以包括在形成防晶化层530之前，在衬底510的沟道元件515的上表面上形成高k电介质层(未示出)。这里，高k电介质层可以通过凭借使用例如cvd或ald在沟道元件515的上表面上沉积某种电介质材料而形成。高k电介质层可以与防晶化层530一起控制铁电晶化层540的晶化。为此，高k电介质层可以包括与防晶化层530不同的电介质材料。详细地，高k电介质层可以包括具有比硅氧化物高的介电常数的高k电介质材料。

高k电介质层可以包括非晶电介质材料。此外，高k电介质层可以包括晶体电介质材料。在这种情况下，高k电介质层可以通过在沟道元件515的上表面上沉积非晶电介质材料、然后经由某种退火工艺使非晶电介质材料晶化而形成。

该方法还可以包括在形成上述高k电介质层之前，在衬底510的沟道元件515的上表面上形成高带隙层(未示出)。高带隙层可以通过凭借使用例如cvd或ald在沟道元件515的上表面上沉积某种非晶电介质材料而形成。

高带隙层可以抑制或防止电流泄漏，并且还可以用于栅极堆叠结构中的电容匹配。高带隙层可以包括具有比形成在高带隙层之上的高k电介质层的材料大的带隙的非晶电介质材料。例如，高带隙层可以包括si、al、hf和zr中的至少一种。然而，其不限于此。

图8a至图8c是用于描述根据一示例实施方式的制造电子器件的方法的视图。

图8a至图8c示出了根据一示例实施方式的制造图4中的电子器件200的方法。在图8a中，沟道膜可以在衬底210上形成并被图案化为沟道层215。然后，导电层可以在沟道层215上形成并被图案化为源电极221和漏电极222。在图8b中，防晶化层230、非晶电介质材料层240'和栅电极250可以通过沉积工艺在沟道层215上顺序地形成。接着，在图8c中，退火工艺可以将非晶电介质材料层240'转换成图4的铁电晶化层240。

图9a至图9b是用于描述根据一示例实施方式的制造诸如图5中的电子器件300的电子器件的方法的视图。

除去高k电介质层560可以在形成防晶化层530之前在衬底上形成以提供图9a所示的堆叠结构以外，图9a和图9b类似于图7a至图7d。然后，在图9b中，堆叠结构可以被退火。在退火工艺之后，可以提供诸如图5中的电子器件300的电子器件。

图10a至图10b是用于描述根据一示例实施方式的制造诸如图6中的电子器件400的电子器件的方法的视图。

除去高带隙层570和高k电介质层560可以在形成防晶化层530之前在衬底上形成以提供图10a所示的堆叠结构以外，图10a和图10b类似于图7a至图7d。然后，在图10b中，堆叠结构可以被退火。在退火工艺之后，可以提供诸如图6中的电子器件400的电子器件。

在根据示例实施方式的电子器件中，铁电晶化层具有铁电性或反铁电性，因而可以减小电子器件的亚阈值摆幅。此外，防晶化层可以提供在铁电晶化层和沟道元件之间，因而可以限制和/或防止铁电晶化层中的经由退火工艺的晶化朝向沟道元件扩散，从而限制和/或防止电子器件的电流泄漏。像这样，因为防晶化层限制和/或防止铁电晶化层中的晶化影响防晶化层之下的区域，所以在限制和/或防止电流泄漏的同时，铁电晶化层可以保持基于晶化的铁电性或反铁电性的效果。因此，可以改善电子器件的性能。

此外，防晶化层和高k电介质层可以提供在铁电晶化层和沟道元件之间，并且防晶化层和高k电介质层可以包括彼此不同的材料。因此，可以有效地控制铁电晶化层的晶化。因此，可以限制和/或防止电流泄漏，并且可以改善电子器件的性能。这里描述的实施方式仅是示例，并且本领域普通技术人员可以由这些实施方式进行各种修改。

应理解，这里描述的实施方式应仅在描述性意义上被考虑，而不是出于限制的目的。对每个实施方式内的特征或方面的描述通常应被认为可用于其它实施方式中的其它类似特征或方面。尽管已经参照附图描述了一个或更多个实施方式，但是本领域普通技术人员将理解，在不背离如由所附权利要求限定的精神和范围的情况下可以在其中进行形式和细节上的各种改变。

本申请要求享有2019年9月18日在韩国知识产权局提交的韩国专利申请第10-2019-0114968号的权益，其公开通过引用全文合并于此。