半导体装置的制作方法

本申请享受以日本专利申请第2019－168401号(申请日：2019年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

本发明涉及半导体装置。

背景技术：

在dmos(double-diffusedmosfet：双扩散mosfet)中，为了确保耐压，提出了在漏极与沟道之间设置sti(shallowtrenchisolation：元件分离绝缘体)的技术。另一方面，由于存在sti，导通电阻增加。

技术实现要素：

本发明提供耐压与导通电阻的平衡良好的半导体装置。

实施方式的半导体装置具备半导体基板、在上述半导体基板上设置的绝缘部件、以及在上述半导体基板上及上述绝缘部件上设置的电极。上述绝缘部件具有多个第1部分和比上述第1部分薄的多个第2部分。上述第1部分和上述第2部分沿着第1方向交替地排列，上述第1方向平行于上述半导体基板的上表面的不与上述绝缘部件相接的区域。

附图说明

图1是表示第一实施方式的半导体装置的平面图。

图2是表示第一实施方式的半导体装置的局部放大平面图。

图3的(a)是图2所示的a－a’线的截面图，图3的(b)是图2所示的b－b’线的截面图。

图4是表示第一实施方式的半导体装置的立体截面图。

图5是表示第二实施方式的半导体装置的局部放大平面图。

图6的(a)是图5所示的a－a’线的截面图，图6的(b)是图5所示的b－b’线的截面图。

图7是表示第二实施方式的半导体装置的立体截面图。

图8的(a)及图8的(b)是表示第三实施方式的半导体装置的截面图。

图9是表示第三实施方式的半导体装置的立体截面图。

图10的(a)及图10的(b)是表示第四实施方式的半导体装置的截面图。

图11是表示第四实施方式的半导体装置的立体截面图。

图12的(a)及图12的(b)是表示第五实施方式的半导体装置的截面图。

图13是表示第五实施方式的半导体装置的立体截面图。

图14的(a)及图14的(b)是表示第六实施方式的半导体装置的截面图。

图15是表示第六实施方式的半导体装置的立体截面图。

具体实施方式

(第一实施方式)

以下，对第一实施方式进行说明。

图1是表示本实施方式的半导体装置的平面图。

图2是表示本实施方式的半导体装置的局部放大平面图。

图3的(a)是图2所示的a－a’线的截面图，图3的(b)是图2所示的b－b’线的截面图。

图4是表示本实施方式的半导体装置的立体截面图。

另外，各图是示意图，适当夸张及省略地进行了描绘。例如，在图3的(a)及图3的(b)中，为了使图容易观察，仅示出了后述的硅基板10、绝缘部件32的第1部分33及第2部分34、栅极电极42。图6的(a)及图6的(b)、图8的(a)及图8的(b)、图10的(a)及图10的(b)、图12的(a)及图12的(b)、图14的(a)及图14的(b)也同样。此外，在图之间，各构成要素的纵横比不一定一致。

如图1、图2、图3的(a)及图3的(b)、图4所示，本实施方式的半导体装置1中，设有作为半导体基板的硅基板10。硅基板10例如由单晶硅(si)构成。在硅基板10的上层部分的一部分，设有导电型为n型的深n阱11。另外，硅基板10的将深n阱11包围的部分的导电型可以是p型。

本说明书中，为了便于说明，采用xyz正交坐标系。将与硅基板10的上表面10a平行并且相互正交的2个方向作为“x方向”及“y方向”，将与上表面10a垂直的方向设为“z方向”。此外，将z方向也称作“上下方向”。z方向之中，以上表面10a为基准，将远离硅基板10的方向也称作“上”，将朝向硅基板10的内部的方向也称作“下”。

在深n阱11上的中央部分，设有导电型为p型的漂移层12以及导电型为p型的p阱13。p阱13的杂质浓度比漂移层12的杂质浓度高。另外，“杂质浓度”是在硅中成为载流子的杂质的浓度。从上方观察，漂移层12及p阱13的形状例如是在y方向上延伸的长方形。在图4所示的例子中，p阱13将漂移层12的中央部贯通，p阱13的下表面位于比漂移层12的下表面靠下方。但是，不限于此，p阱13的下表面也可以位于比漂移层12的下表面靠上方。在p阱13上，设有导电型为p型的漏极接触层14。漏极接触层14的杂质浓度比p阱13的杂质浓度高。漏极接触层14也在与硅基板10的上表面10a平行的y方向上延伸。

在深n阱11上的周边部分，设有导电型为n型的n阱15。从上方观察，n阱15的形状例如是将漂移层12及p阱13包围的长方形的框状。n阱15与漂移层12分离，与深n阱11的外表面也分离。在漂移层12与n阱15之间，配置有深n阱11的部分11a。

在n阱15上的一部分，设有导电型为p型的源极层16。在源极层16上的一部分，设有导电型为p型的源极接触层17。源极接触层17的杂质浓度比源极层16的杂质浓度高。源极接触层17在与硅基板10的上表面10a平行的y方向上延伸。在n阱15上的另一部分，设有导电型为n型的体(body)层18。体层18的杂质浓度比n阱15的杂质浓度高。体层18与源极层16相接。在体层18上的一部分，设有导电型为n型的体接触层19。体接触层19的杂质浓度比体层18的杂质浓度高。体接触层19与源极接触层17相接。

从上方观察，源极层16、源极接触层17、体层18以及体接触层19的形状例如是被n阱15包含的框状。深n阱11、漂移层12、p阱13、漏极接触层14、n阱15、源极层16、源极接触层17、体层18以及体接触层19是硅基板10的一部分。

在硅基板10上，作为元件分离绝缘体，设有sti(shallowtrenchisolation)31。sti31例如由硅氧化物(sio)形成。从上方观察，sti31的形状例如是长方形的框状，沿着深n阱11的外缘而配置。深n阱11的外缘与sti31的底面相接。以下，将由sti31包围的区域称作“元件区域”。

在硅基板10上，设有绝缘部件32。绝缘部件32例如由硅氧化物形成。绝缘部件32设有多个第1部分33和多个第2部分34。绝缘部件32配置在漏极接触层14与源极接触层17之间或其正上区域，例如，配置在漏极接触层14与深n阱11的部分11a之间或其正上区域。相邻的第1部分33与第2部分34彼此相接。

在z方向(上下方向)上，第1部分33的一半以上配置在硅基板10内。例如，在z方向上，第1部分33的大致整体配置在硅基板10内。此外，在第1部分33的上表面33a，存在没有被硅基板10覆盖的区域。例如，上表面33a的整体没有被硅基板10覆盖。例如，第1部分33通过与sti31相同的工序形成。

在z方向上，第2部分34的一半以上位于硅基板10的上表面10a中的不与绝缘部件32相接的区域的上方。例如，在z方向上，第2部分34的大致整体位于上表面10a中的不与绝缘部件32相接的区域的上方。因此，第1部分33的上表面33a位于比第2部分34的上表面34a靠下方，第1部分33的下表面33b位于比第2部分34的下表面34b靠下方。例如，在z方向上，第1部分33的上表面33a的位置与第2部分34的下表面34b的位置大致相同。第2部分34例如是钛酸锶(日语：ステップドオキサイド，sto)，通过与sti31不同的工序形成。

从上方来看，第1部分33和第2部分34沿y方向交替排列。即，沿着与硅基板10(半导体基板)的上表面10a的不与绝缘部件32相接的区域平行的y方向(第1方向)，第1部分33和第2部分34交替排列。例如，第1部分33和第2部分34周期性排列。相邻的第1部分33和第2部分34彼此相接。第2部分34的厚度t2比第1部分33的厚度t1薄。即，t2＜t1。另外，“厚度”是指z方向上的长度。

在硅基板10上，设有例如由硅氧化物构成的栅极绝缘膜41，在栅极绝缘膜41上以及绝缘部件32上，设有栅极电极42。栅极电极42至少遍及n阱15的正上区域、深n阱11的部分11a的正上区域、漂移层12的正上区域、绝缘部件32的第1部分33的正上区域以及绝缘部件32的第2部分34的正上区域而配置。栅极绝缘膜41比绝缘部件32的第2部分34薄。

在栅极电极42的侧面上以及绝缘部件32的第2部分34的侧面上，设有侧壁。但是，在各图中，为了使图容易观察，侧壁省略了图示。在后述的其他实施方式中也同样。侧壁由绝缘材料构成，例如是硅氧化层与硅氮化层的层叠体。栅极绝缘膜41例如配置在硅基板10与栅极电极42之间、硅基板10与侧壁之间、以及硅基板10与第2部分34之间。另一方面，栅极绝缘膜41没有配置在硅基板10与第1部分33之间。另外，栅极绝缘膜41可以配置在硅基板10与第1部分33之间。

从上方观察，栅极电极42的大致形状例如是包括绝缘部件32的外缘的正上区域的框状。即，栅极电极42设有在x方向上延伸的一对x边部和在y方向上延伸的一对y边部。各y边部的形状是梳状。更详细而言，在栅极电极42的各y边部，设有在y方向上延伸的带状的基部42a、和从基部42a朝向p阱13侧(漏极侧)沿x方向延伸的多个齿部42b。多个齿部42b沿着y方向且相互分离，例如周期性地排列。

在上下方向上，即，从上方观察，栅极电极42的基部42a中的漏极侧的部分与绝缘部件32的第1部分33及第2部分34这双方重叠。此外，在上下方向上，齿部42b与第1部分33重叠，第2部分34位于齿部42b间。在基部42a中的将绝缘部件32的第2部分34覆盖的部分，可以形成有反映了第2部分34的形状的突起部42c。另外，也可以不形成突起部42c。

在硅基板10上，以将栅极电极42覆盖的方式，设有层间绝缘膜(未图示)。在层间绝缘膜内，设有多个接触体(未图示)及多个布线(未图示)。布线经由接触体而与漏极接触层14、源极接触层17、体接触层19以及栅极电极42等连接。

通过这样的结构，在半导体装置1中，在由sti31划分出的元件区域内，形成有p沟道型的dmos61。dmos61包含绝缘部件32。在dmos61中，通过深n阱11的部分11a以及n阱15，形成沟道区域。另外，在图1中，为了方便，对dmos61的源极侧附加符号“s”，对漏极侧附加符号“d”。在dmos61中，从源极接触层17朝向漏极接触层14的方向是x方向。

接着，对本实施方式的半导体装置1的动作及效果进行说明。

在dmos61中，在漏极接触层14与沟道区域之间设有绝缘部件32的第1部分33，所以从漏极接触层14向源极接触层17流动的导通电流的一部分在第1部分33的下方迂回而流动。因此，dmos61其漏极－栅极间的距离长，耐压高。

此外，由于栅极电极42的齿部42b配置在第1部分33上，所以通过场板效应，能够缓和漂移层12内的电场的集中并且确保栅极－漏极间的距离，使耐压提高。

进而，导通电流的另一部分流过绝缘部件32的第2部分34的直下方，不会被第1部分33妨碍。因此，能够降低dmos61的导通电阻。在该电流通路上，栅极电极42的基部42a中的漏极侧的部分配置在绝缘部件32的第2部分34上，所以能够缓和漂移层12内的电场的集中。

根据本实施方式，不仅是xz平面，在也包括y方向的三维空间中，能够缓和电场的集中，实现耐压和导通电阻的平衡良好的dmos。

(第二实施方式)

接着，对第二实施方式进行说明。

图5是表示本实施方式的半导体装置的局部放大平面图。

图6的(a)是图5所示的a－a’线的截面图，图6的(b)是图5所示的b－b’线的截面图。

图7是表示本实施方式的半导体装置的立体截面图。

如图5、图6的(a)及图6的(b)、图7所示，本实施方式的半导体装置2与第一实施方式的半导体装置1(参照图1～图4)相比不同点在于，取代栅极电极42而设有栅极电极43。

从上方观察，栅极电极43的形状例如是框状。栅极电极43设有带状部分43a，作为在y方向上延伸的y边部。带状部分43a的两侧面43b在y方向上以直线状延伸。即，在带状部分43a，没有设置栅极电极42那样的齿部。此外，在带状部分43a中的将绝缘部件32的第2部分34覆盖的部分，可以形成有反映了第2部分34的形状的突起部43c。另外，也可以不形成突起部43c。

如果绝缘部件32的第2部分34的厚度t2足够厚，则即使不对栅极电极43设置齿部，也能够确保所需要的耐压。本实施方式中的上述以外的结构、动作及效果与第一实施方式相同。例如，第2部分34的厚度t2比第1部分33的厚度t1薄。即，t2＜t1。但是，如本实施方式那样，栅极电极43的形状是带状的情况下，第2部分34的厚度t2可以与第1部分33的厚度t1相同，也可以更厚。即，可以是t2≥t1。

(第三实施方式)

接着，对第三实施方式进行说明。

图8的(a)及图8的(b)是表示本实施方式的半导体装置的截面图。

图9是表示本实施方式的半导体装置的立体截面图。

图8的(a)所示的截面的位置是与图5所示的a－a’线相当的位置，图8的(b)所示的截面的位置是与图5所示的b－b’线相当的位置。

如图8的(a)及图8的(b)、图9所示，本实施方式的半导体装置3与第二实施方式的半导体装置2(参照图5、图6的(a)及图6的(b)、图7)相比不同点在于，取代绝缘部件32而设有绝缘部件35。

在绝缘部件35中，设有多个第1部分33和多个第2部分36。在z方向上，第2部分36的一半以上配置在硅基板10内。例如，在z方向上，第2部分36的大致整体配置在硅基板10内。此外，在第2部分36的上表面36a，存在不被硅基板10覆盖的区域。例如，上表面36a的整体没有被硅基板10覆盖。第1部分33的位置及形状与第二实施方式相同。

因而，在z方向上，绝缘部件35的一半以上例如大致整体配置在硅基板10内。此外，在绝缘部件35的上表面存在没有被硅基板10覆盖的区域，例如，绝缘部件35的上表面的整体没有被硅基板10覆盖。例如，第2部分36通过与设于半导体装置3的某个sti相同的工序形成。在y方向上，多个第1部分33和多个第2部分36交替排列。相邻的第1部分33和第2部分36彼此相接。第2部分36的厚度t3比第1部分33的厚度t1薄。即，t3＜t1。另外，栅极绝缘膜41比第2部分36薄。

此外，与第二实施方式同样地，在栅极电极43，设有在y方向上延伸的带状部分43a。带状部分43a的两侧面43b在y方向上以直线状延伸。但是，在带状部分43a没有形成突起部43c(参照图7)。本实施方式中的上述以外的结构、动作及效果与第一实施方式相同。

(第四实施方式)

接着，对第四实施方式进行说明。

图10的(a)及图10的(b)是表示本实施方式的半导体装置的截面图。

图11是表示本实施方式的半导体装置的立体截面图。

图10的(a)所示的截面的位置相当于图2所示的a－a’线，图10的(b)所示的截面的位置相当于图2所示的b－b’线。

如图10的(a)及图10的(b)、图11所示，本实施方式的半导体装置4与第一实施方式的半导体装置1(参照图1～图4)相比不同点在于，取代绝缘部件32而设有绝缘部件37。在z方向上，绝缘部件37的一半以上例如大致整体位于硅基板10的上表面10a中的不与绝缘部件37相接的区域的上方。绝缘部件37例如由硅氧化物形成。

在绝缘部件37中，多个第1部分38和多个第2部分39沿着y方向交替地并且例如周期性地排列。相邻的第1部分38和第2部分39彼此相接。绝缘部件37的第1部分38及第2部分39例如都是钛酸锶。第2部分39的厚度t5比第1部分38的厚度t4薄。即，t5＜t4。另外，栅极绝缘膜41比第2部分39薄。第1部分38的上表面38a位于比第2部分39的上表面39a靠上方。在z方向上，第1部分38的下表面38b的位置与第2部分39的下表面39b的位置大致相同。

半导体装置4设有栅极电极42。从上方观察，栅极电极42的形状与第一实施方式的半导体装置1的栅极电极42的形状相同。即，栅极电极42的y边部的形状是梳状，设有在y方向上延伸的1个基部42a、和从基部42a向x方向的漏极侧延伸的多个齿部42b。

基部42a中的与齿部42b相反侧的部分隔着栅极绝缘膜41而配置在硅基板10上。基部42a中的齿部42b侧的部分位于绝缘部件37的第1部分38及第2部分39这双方之上。齿部42b配置在绝缘部件37的第1部分38上。因此，在上下方向上，齿部42b与第1部分38重叠，第2部分39位于齿部42b间。另外，在栅极电极42的上表面，也可以形成有反映了绝缘部件37的形状的凹凸。

在本实施方式中，栅极电极42的齿部42b向漏极侧延伸，所以能够抑制硅基板10内的电场的集中。此外，齿部42b配置在绝缘部件37的第1部分38上，所以能够确保漏极－栅极间的耐压。进而，栅极电极42的基部42a中的齿部42b侧的部分配置在绝缘部件37的第1部分38上以及第2部分39上，由此也能够抑制硅基板10内的电场的集中并且确保耐压。

进而，在本实施方式中，绝缘部件37的第1部分38和第2部分39沿着y方向交替排列，由此能够三维地控制硅基板10内的电场分布。本实施方式中的上述以外的结构、动作及效果与第一实施方式相同。

(第五实施方式)

接着，对第五实施方式进行说明。

图12的(a)及图12的(b)是表示本实施方式的半导体装置的截面图。

图13是表示本实施方式的半导体装置的立体截面图。

图12的(a)所示的截面的位置相当于图5所示的a－a’线，图12的(b)所示的截面的位置相当于图5所示的b－b’线。

本实施方式是将上述的第二实施方式和第四实施方式组合的例子。即，如图12的(a)及图12的(b)、图13所示，本实施方式的半导体装置5中，设有在第四实施方式中说明的绝缘部件37和在第二实施方式中说明的栅极电极43。

与第四实施方式同样地，在绝缘部件37中，第1部分38和比第1部分38薄的第2部分39沿y方向交替排列。第1部分38及第2部分39各自的在z方向上的一半以上例如大致整体配置在硅基板10的上表面10a中的不与绝缘部件37相接的区域的上方。

与第二实施方式同样地，在栅极电极43中，设有在y方向上延伸的带状部分43a。带状部分43a的源极侧的部分隔着栅极绝缘膜41而配置在硅基板10上。带状部分43a中的漏极侧的部分登上绝缘部件37的第1部分38上及第2部分39上。在栅极电极43的上表面，也可以形成有反映了绝缘部件37的形状的凹凸。本实施方式中的上述以外的结构、动作及效果与第一实施方式相同。

(第六实施方式)

接着，对第六实施方式进行说明。

图14的(a)及图14的(b)是表示本实施方式的半导体装置的截面图。

图15是表示本实施方式的半导体装置的立体截面图。

图14的(a)所示的截面的位置相当于图2所示的a－a’线，图14的(b)所示的截面的位置相当于图2所示的b－b’线。

如图14的(a)及图14的(b)、图15所示，本实施方式的半导体装置6与第四实施方式的半导体装置4(参照图10的(a)及图10的(b)、图11)相比不同点在于，没有设置绝缘部件37的第2部分39。即，在半导体装置4中，绝缘部件37的仅第1部分38沿着y方向相互分离而排列。在硅基板10与第1部分38之间，设有栅极绝缘膜41。此外，在第1部分38间的区域中，在硅基板10与栅极电极42之间设有栅极绝缘膜41。

换言之，在半导体装置6中，设有硅基板10、在硅基板10上设置的沿y方向相互分离而排列的多个绝缘部件(第1部分38)、以及在硅基板10上及多个绝缘部件(第1部分38)上配置的栅极电极42。与第四实施方式同样地，在栅极电极42的y边部，设有在y方向上延伸的基部42a、和从基部42a向x方向的漏极侧延伸的多个齿部42b。在上下方向上，第1部分38与齿部42b重叠，第1部分38间的区域与齿部42b间的区域重叠。

根据半导体装置6所要求的耐压，即使不设置绝缘部件37的第2部分39，也能够实现所需要的导通电阻和耐压。本实施方式中的上述以外的结构、动作及效果与第一实施方式相同。

根据以上说明的实施方式，能够实现耐压和导通电阻的平衡良好的半导体装置。

以上，说明了本发明的几个实施方式，这些实施方式是作为例子提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及其等价范围内。

此外，在上述的各实施方式中，示出了对半导体装置设置dmos的例子，但不限于此。例如也可以设置ldmos(laterallydiffusedmos：横向扩散mos)、demos(drainextendedmos：扩展漏极型mos)、edmos(extendeddrainmos：正交栅极扩展漏极mos)或者高耐压mosfet(metal-oxide-semiconductorfield-effecttransistor：金属氧化物半导体场效应晶体管)。

进而，在上述的各实施方式中，示出了使用硅基板作为半导体基板的例子，但不限于此。半导体基板例如可以是sic基板、sige基板或者化合物半导体基板。此外，各部的导电型可以相反。

本发明包括以下的形态。

(附记1)

一种半导体装置，具备：

半导体基板；

多个第1绝缘部件，配置在上述半导体基板内，上表面在上述半导体基板的上表面露出；

多个第2绝缘部件，设置在上述半导体基板上；以及

电极，设置在上述半导体基板上、上述第1绝缘部件上以及上述第2绝缘部件上，

上述第1绝缘部件和上述第2绝缘部件沿着与上述半导体基板的上表面平行的第1方向交替地排列。

(附记2)

如附记1所述的半导体装置，上述第2绝缘部件比上述第1绝缘部件薄。

(附记3)

一种半导体装置，具备：

半导体基板；

绝缘部件，配置在上述半导体基板内，上表面在上述半导体基板的上表面露出；以及

电极，设置在上述半导体基板上以及上述绝缘部件上，

上述绝缘部件具有：

多个第1部分；以及

多个第2部分，比上述第1部分薄；

上述第1部分和上述第2部分沿着与上述半导体基板的上表面平行的第1方向交替地排列。

(附记4)

一种半导体装置，具备：

半导体基板；

绝缘部件，设置在上述半导体基板上；以及

电极，配置在上述半导体基板上以及上述绝缘部件上，

上述绝缘部件具有：

多个第1部分；以及

多个第2部分，比上述第1部分薄，

上述第1部分和上述第2部分沿着与上述半导体基板的上表面平行的第1方向交替地排列。