半导体元件及其制备方法与流程

本公开主张2019年10月21日申请的美国正式申请案第16/658,949号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

背景技术：

半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。此外，产生半导体元件的更复杂精密设计的需求。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

技术实现要素：

本公开的一实施例提供一种半导体元件，包括一基底；一第一半导体单元，具有一第一临界电压，并包括位于该基底中的一第一隔离堆叠；一第二半导体单元，具有一第二临界电压，并包括位于该基底中的一第二隔离堆叠；以及一第三半导体单元，具有一第三临界电压，并包括位于该基底中的一第三隔离堆叠。该第一临界电压、该第二临界电压以及该第三临界电压均相互不同。该第一隔离堆叠的一厚度不同于该第二隔离堆叠的一厚度与该第三隔离堆叠的一厚度。该第二隔离堆叠的该厚度不同于该第三隔离堆叠的该厚度。

在本公开的一些实施例中，该第一隔离堆叠包括一第一下隔离层，朝内位于该基底中；而该第三隔离堆叠包括一第三下隔离层以及一第三上隔离层，该第三下隔离层朝内位于该基底中，该第三上隔离层位于该第三下隔离层上。

在本公开的一些实施例中，该第二隔离堆叠包括一第二下隔离层、一第二中间隔离层以及一第二上隔离层，该第二下隔离层朝内位于该基底中，该第二中间隔离层位于该第二下隔离层上，而该第二上隔离层位于该第二中间隔离层上。

在本公开的一些实施例中，该第一半导体单元还包括一第一下导电层，位于该第一下隔离层上，而该第一下导电层具有一厚度，介于到之间。

在本公开的一些实施例中，该第一半导体单元还包括一第一上导电层，位于该第一下导电层上，而该第一上导电层具有一厚度，介于到之间。

在本公开的一些实施例中，该第一半导体单元还包括一第一填充层，位于该第一上导电层上，而该第一填充层由钨或铝所制。

在本公开的一些实施例中，该第二半导体单元还包括一第二下导电层，位于该第二上隔离层上，而该第二下导电层具有一厚度，介于到之间。

在本公开的一些实施例中，该第二半导体单元还包括一第二上导电层，位于该第二下导电层上，而该第二上导电层具有一厚度，介于到之间。

在本公开的一些实施例中，该第二半导体单元还包括一第二对应力区，贴合到该第二半导体单元的两侧之下部，而该第二对应力区由碳化硅所制。

在本公开的一些实施例中，该第三半导体单元还包括一第三下导电层，位于该第三上隔离层上，而该第三下导电层具有一厚度，介于到之间。

在本公开的一些实施例中，该第三半导体单元还包括一第三上导电层，位于该第三下导电层上，而该第三上导电层具有一厚度，介于到之间。

在本公开的一些实施例中，该第三半导体单元还包括一第三填充层以及一第三盖层，该第三填充层位于该第三上导电层上，该第三盖层位于该第三填充层上。

在本公开的一些实施例中，该第二半导体单元还包括一第二界面层，位于该基底与该第二下隔离层之间，而该第二界面层具有一厚度，该厚度小于2nm。

在本公开的一些实施例中，该第二半导体单元还包括一第二功能层，位于该第二上隔离层与该第二下导电层之间，而该第二功能层具有一厚度，介于到之间。

在本公开的一些实施例中，该第二半导体单元还包括一第二偶极层，位于该基底与该第二下隔离层之间，而该第二偶极层由一材料所制，该材料包括以下其中一或多个：氧化镏、氧化硅镏、氧化钇、氧化硅钇、氧化镧、氧化硅镧、氧化钡或氧化硅钡。

在本公开的一些实施例中，该第二半导体单元还包括一第二保护层，位于该第二上隔离层与该第二下导电层之间，而该第二保护层由氮化钛所制。

在本公开的一些实施例中，该第二半导体单元还包括一第二囊封层，位于该第二填充层与该第二上导电层之间，而该第二囊封层具有一厚度，介于到之间。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；以及同时形成一第一半导体单元、一第二半导体单元以及一第三半导体单元在该基底中。该第一半导体单元包括一第一隔离堆叠，该第二半导体单元包括一第二隔离堆叠，而该第三半导体单元包括一第三隔离堆叠。该第一隔离堆叠、该第二隔离堆叠以及该第三隔离堆叠的厚度均不相同。

在本公开的一些实施例中，该制备方法还包括：形成多个沟槽在该该基底中，以及形成一第一隔离膜在该基底上与该多个沟槽中。

在本公开的一些实施例中，该制备方法还包括：移除部分的该第一隔离膜，以及形成一第二隔离膜在该基底上。

由于本公开该半导体元件的设计，该第一半导体单元、该第二半导体单元以及该第三半导体单元可具有不同临界电压，并可提供不同功能；因此，可提升半导体元件的适用性。此外，可改善半导体元件的载子移动率(carriermobility)。再者，可微调半导体元件的各个临界电压。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1为依据本公开一实施例中一种半导体元件的剖视示意图。

图2为依据本公开一实施例中该半导体元件的顶视示意图。

图3为依据图1的该半导体元件的放大剖视示意图。

图4为依据本公开另一实施例中一种半导体元件的剖视示意图。

图5为依据图4的该半导体元件的放大剖视示意图。

图6为依据本公开另一实施例中一种半导体元件的剖视示意图。

图7为依据图6的该半导体元件的放大剖视示意图。

图8为依据本公开另一实施例中一种半导体元件的剖视示意图。

图9为依据图8的该半导体元件的放大剖视示意图。

图10为依据本公开另一实施例中一种半导体元件的剖视示意图。

图11为依据图10的该半导体元件的放大剖视示意图。

图12为依据本公开另一实施例中一种半导体元件的剖视示意图。

图13为依据图12的该半导体元件的放大剖视示意图。

图14及图15为依据本公开一些实施例中的半导体元件的剖视示意图。

图16为依据本公开一实施例中一种半导体元件的放大剖视示意图。

图17为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。

图18至图31为依据本公开一实施例中制备半导体元件的一流程的剖视示意图。

附图标记说明：

10：阵列区

20：周围区

30：制备方法

100a：半导体元件

100b：半导体元件

100c：半导体元件

100d：半导体元件

100e：半导体元件

100f：半导体元件

100g：半导体元件

100h：半导体元件

100i：半导体元件

101：基底

103：绝缘层

105：第一主动区

107：第二主动区

109：第三主动区

111：第一沟槽

113：第二沟槽

115：第三沟槽

201：第一掺杂区

201d：第一掺杂区

203：第二掺杂区

203c：第二掺杂区

203f：第二掺杂区

205：第三掺杂区

205b：第三掺杂区

205e：第三掺杂区

207：应力区

209：应力区

211：应力区

301：第一半导体单元

303：第一下隔离层

305：第一下导电层

305d：第一下导电层

307：第一填充层

309：第一上导电层

311：第一盖层

313：第一界面层

315：第一偶极层

317：第一功能层

319：第一调整层

321：第一保护层

323：第一囊封层

401：第二半导体单元

403：第二下隔离层

405：第二中间隔离层

407：第二上隔离层

409：第二下导电层

409c：第二下导电层

409f：第二下导电层

411：第二填充层

413：第二上导电层

415：第二盖层

417：第二界面层

419：第二偶极层

421：第二功能层

423：第二调整层

425：第二保护层

427：第二囊封层

501：第三半导体单元

503：第三下隔离层

505：第三上隔离层

507：第三下导电层

507b：第三下导电层

507e：第三下导电层

509：第三上导电层

511：第三填充层

513：第三盖层

515：第三界面层

517：第三偶极层

519：第三功能层

521：第三调整层

523：第三保护层

525：第三囊封层

701：第一隔离膜

703：第二隔离膜

705：第三隔离膜

707：第一导电膜

709：第二导电膜

711：填充膜

801：第一遮罩层

803：第二遮罩层

805：第三遮罩层

t1：厚度

t2：厚度

t3：厚度

s11：步骤

s13：步骤

s15：步骤

s17：步骤

s19：步骤

s21：步骤

s23：步骤

s25：步骤

s27：步骤

具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connectedto)、及/或与另一个部件耦合(coupledto)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturingprocesses)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantiallythesame)、大致地相等的(substantiallyequal)，或是大致地平坦的(substantiallyplanar)，为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。

在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-opticdevice)、一发光显示元件(light-emittingdisplaydevice)、一半导体线路(semiconductorcircuit)以及一电子元件(electronicdevice)，是均包括在半导体元件的范围中。含有一较低临界电压的一半导体部件可具有一较快的切换速度，并可适合于提供计算逻辑功能。反之，含有一高临界电压的一半导体部件可降低半导体部件的功耗，并可适合于执行存储功能。因此，相较于仅含有一单一临界电压的一半导体元件，具有含有多个临界电压的半导体部件的一半导体元件，可具有脚宽广的适用性。

应当理解，在本公开的描述中，上方(above)(或之上(up))是对应z方向箭头的该方向，而下方(below)(或之下(down))是对应z方向箭头的相对方向。

图1为依据本公开一实施例中一种半导体元件100a的剖视示意图。图2为依据本公开图1中该半导体元件100a的顶视示意图。图3为依据本公开图1中该半导体元件100a的放大剖视示意图。

请参考图1至图3，在所述的实施例中，半导体元件100a可包括一基底101、一绝缘层103、多个掺杂区、一第一半导体单元301、一第二半导体单元401以及一第三半导体单元501。

请参考图1至图3，在所述的实施例中，基底101可包括一阵列区10以及一周围区20。阵列区10可在基底101的中心。周围区20可围绕周围区20。举例来说，基底101可由下列材料所形成：硅、锗、硅锗(silicongermanium)、碳化硅(siliconcarbon)、碳化锗硅(silicongermaniumcarbon)、镓、砷化镓(galliumarsenide)、砷化铟(indiumarsenic)、磷化铟(indiumphosphorus)或其他iv-iv族、iii-v族或ii-vi族半导体材料。基底101可具有一第一晶格常数以及一晶格方向<100>。

或者是，在其他实施例中，基底101可包含一有机半导体或一层式半导体(layeredsemiconductor)，例如硅/硅锗、绝缘层上覆硅(silicon-on-insulator)或绝缘层上覆硅锗(silicongermanium-on-insulator)。当基底101由绝缘层上覆硅所制时，基底101可包含由硅所制的一上半导体层与一下半导体层，以及一埋入隔离层，而埋入隔离层可将上半导体层与下半导体层分隔开。举例来说，埋入隔离层可包含一多晶硅或非晶硅氧化物、氮化物或其组合。

请参考图1至图3，在所述的实施例中，绝缘层103可设置在基底101中。在一些实施例中，绝缘层103可设置在基底101的一上部中。隔离层103可界定出相互间隔设置的一第一主动区105、一第二主动区107以及一第三主动区109。第一主动区105可位于基底101的阵列区10。第二主动区107与第三主动区109可位于基底101的周围区20。或者是，在另一实施例中，第一主动区105、第二主动区107以及第三主动区109均可位于阵列区10，或是均位于周围区20，但并不以此为限。或者是，在另一实施例中，第一主动区105、第二主动区107以及第三主动区109可相互连接。举例来说，绝缘层103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-dopedsilicate)。

应当理解，在本公开中，氮氧化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氧的一比例大于氮的比例。而氧化氮化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氮的一比例大于氧的比例。

请参考图1至图3，在所述的实施例中，多个掺杂区可设置在基底101中。在一些实施例中，多个掺杂区可分别对应设置在第一主动区105、第二主动区107以及第三主动区109中。多个掺杂区可包括二第一掺杂区201、二第二掺杂区203以及二第三掺杂区205。

请参考图1至图3，在所述的实施例中，二第一掺杂区201可设置在第一主动区105中且相互间隔设置。二第一掺杂区201的顶表面与基底101的一顶表面齐平。二第一掺杂区201可掺杂有一掺杂物，例如磷、砷或锑，并具有一第一电类型。二第二掺杂区203可设置在第二主动区107中且相互间隔设置。二第二掺杂区203的顶表面可与基底101的顶表面齐平。二第二掺杂区203具有与二第一掺杂区201相同的一电类型。二第三掺杂区205可设置在第三主动区109中且相互间隔设置。二第三掺杂区205的顶表面可与基底101的顶表面齐平。二第三掺杂区205可掺杂有一掺杂物，例如硼，并具有一第二电类型。第二电类型可不同于第一电类型。

请参考图1至图3，在所述的实施例中，第一半导体单元301可设置在第一主动区105中，并位于二第一掺杂区201之间。第一半导体单元301可具有一第一临界电压。第一半导体单元301可包括一第一隔离堆叠、一第一下导电层305以及一第一填充层307。第一隔离堆叠可设置在第一主动区105中，并包括一第一下隔离层303。

请参考图1至图3，在所述的实施例中，第一下隔离层303可朝内设置在第一主动区105中。二第一掺杂区201可贴合到第一下隔离层303的两侧。第一下隔离层303可具有一厚度，介于0.5nm到5.0nm之间。优选者，第一下隔离层303的厚度可介于0.5nm到2.5nm之间。应当理解，第一下隔离层303的厚度可依据环境而设定在一任意范围。

举例来说，第一下隔离层303可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约4.0或更大。(除非另有说明，否则所有在文中所提及的所有介电常数是相对于一真空。)具有约4.0或更大的介电常数的该隔离材料，可为氧化铪(hafniumoxide)、氧化锆(zirconiumoxide)、氧化铝(aluminumoxide)、氧化钛(titaniumoxide)、氧化镧(lanthanumoxide)、锶酸钛(strontiumtitanate)、铝酸镧(lanthanumaluminate)、氧化钇(yttriumoxide)、三氧化锗(gallium(iii)trioxide)、钆镓氧化物(gadoliniumgalliumoxide)、锆钛酸铅(leadzirconiumtitanate)、锶钛酸钡(bariumstrontiumtitanate)或其混合物。或者是，在其他实施例中，该隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或其类似物。

请参考图1至图3，在所述的实施例中，第一下导电层305可设置在第一主动区105中以及在第一下隔离层303上。第一下导电层305可具有一厚度，介于到之间。优选者，第一下导电层305的厚度可介于到之间。举例来说，第一下导电层305可由铝、银、氮化钛、铝钛(titaniumaluminum)、铝碳化钛(titaniumcarbidealuminum)、铝氮化钛(titaniumnitridealuminum)、铝硅化钛(titaniumsiliconaluminum)、氮化钽(tantalumnitride)、碳化钽(tantalumcarbide)、氮化钽硅(tantalumsiliconnitride)、锰(manganese)、锆(zirconium)或氮化钨(tungstennitride)所制。

请参考图1至图3，在所述的实施例中，第一填充层307可设置在第一主动区105中并在第一下导电层305上。第一填充层307的一顶表面可与基底101的顶表面齐平。举例来说，第一填充层307可由钨或铝所制。

请参考图1至图3，在所述的实施例中，第二半导体单元401可设置在第二主动区107中并在二第二掺杂区203之间。第二半导体单元401可包括一第二隔离堆叠、一第二下导电层409以及一第二填充层411。第二隔离堆叠可包括一第二下隔离层403、一第二中间隔离层405以及一第二上隔离层407。第二半导体单元401可具有一第二临界电压。第二临界电压可大于第一临界电压。

请参考图1至图3，在所述的实施例中，第二下隔离层403可朝内设置在第二主动区107中。二第二掺杂区203可贴合到第二下隔离层403的两侧。第二下隔离层403可具有一厚度，介于0.1nm到3.0nm之间。优选者，第二下隔离层403的厚度可介于0.5nm到2.5nm之间。应当理解，第二下隔离层403的厚度可依据环境而设定在一任意范围。举例来说，第二下隔离层403可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物所制。或者是，在其他实施例中，第二下隔离层403可由具有一介电常数为4.0或更大的一隔离材料所制。

请参考图1至图3，在所述的实施例中，第二中间隔离层405可设置在第二主动区107中并在第二下隔离层403上。第二中间隔离层405可具有一厚度，介于0.1nm到2.0nm之间。优选者，第二中间隔离层405的厚度可介于0.5nm到1.5nm之间。应当理解，第二中间隔离层405的厚度可依据环境而设定在一任意范围。举例来说，第二中间隔离层405可由具有一介电常数为4.0或更大的一隔离材料所制。或者是，在其他实施例中，第二中间隔离层405可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物所制。

请参考图1至图3，在所述的实施例中，第二上隔离层407可设置在第二主动区107中并在第二中间隔离层405上。第二上隔离层407可具有一厚度，与第一下隔离层303的厚度相同，但并不以此为限。第二上隔离层407可由与第一下隔离层303相同的材料所制，但并不以此为限。第二下导电层409可设置在第二主动区107中并在第二上隔离层407上。第二下导电层409可具有与第一下导电层305相同的厚度，但并不以此为限。第二下导电层409可由与第一下导电层305相同的材料所制，但并不以此为限。第二填充层411可设置在第二主动区107中并在第二下导电层409上。第二填充层411可由与第一下导电层305相同的材料所制，但并不以此为限。

请参考图1至图3，在所述的实施例中，第三半导体单元501可设置在第三主动区109中并在二第三掺杂区205之间。第三半导体单元501可包括一第三隔离堆叠、一第三下导电层507、一第三上导电层509以及一第三填充层511。第三隔离堆叠可包括一第三下隔离层503以及一第三上隔离层505。第三半导体单元501可具有一第三临界电压。第三临界电压可大于第一临界电压并大于第二临界电压。

请参考图1至图3，在所述的实施例中，第三下隔离层503可朝内设置在第三主动区109中。二第三掺杂区205可贴合到第三下隔离层503的两侧。第三下隔离层503可具有与第二中间隔离层405相同的厚度，但并不以此为限。应当理解，第三下隔离层503的厚度可依据环境而设定在一任意范围。第三下隔离层503可由与第二中间隔离层405相同的材料所制，但并不以此为限。

请参考图1至图3，在所述的实施例中，第三上隔离层505可设置在第三主动区109中并在第三下隔离层503上。第三上隔离层505可具有与第二上隔离层407相同的厚度，但并不以此为限。第三上隔离层505可由与第二上隔离层407相同的材质所制，但并不以此为限。第三下导电层507可设置在第三主动区109中并在第三上隔离层505上。第三下导电层507可具有一厚度，介于到之间。举例来说，第三下导电层507可由氮化钛、氮化钽、碳化钽、氮化钨或钌(ruthenium)所制。

请参考图1至图3，在所述的实施例中，第三上导电层509可设置在第三主动区109中并在第三下导电层507上。第三上导电层509可具有与第二下导电层409相同的厚度，但并不以此为限。第三上导电层509可由与第二下导电层409相同的材料所制，但并不以此为限。第三填充层511可设置在第三主动区109中并在第三上导电层509上。第三填充层511可由与第二填充层411相同的材料所制，但并不以此为限。

请参考图1至图3，在所述的实施例中，第一半导体单元301的第一隔离堆叠可具有一厚度t1，可相等于第一下隔离层303的厚度。第二隔离堆叠可具有一厚度t2，可相等于第二上隔离层407、第二中间隔离层405与第二下隔离层403的厚度的总和。第三隔离堆叠可具有一厚度，可相等于第三上隔离层505与第三下隔离层503的厚度的总和。厚度t3可大于厚度t2与厚度t1。厚度t2可大于厚度t1。临界电压可正比于隔离堆叠的厚度；因此，具有第二隔离堆叠的第二半导体单元401的第二临界电压，可大于具有第三隔离堆叠的第三半导体单元501的第三临界电压以及具有第一隔离堆叠的第一半导体单元301的第一临界电压。据此，具有第三隔离堆叠的第三半导体单元501的第三临界电压可大于具有第一隔离堆叠的第一半导体单元301的第一临界电压。

图4为依据本公开另一实施例中一种半导体元件100b的剖视示意图。图5为依据图4的该半导体元件100b的放大剖视示意图。

请参考图4及图5并对比图1，二第三掺杂区205b可具有第一电类型，并可掺杂有一掺杂物，例如磷、砷或锑。第三半导体单元501可包括第三下隔离层503、第三上隔离层505、第三下导电层507b以及第三填充层511。第三下隔离层503可朝内设置在第三主动区109中。第三上隔离层505可设置在第三下隔离层503上。第三下导电层507b可设置在第三上隔离层505上。第三下导电层507b可具有与第二下导电层409相同的厚度，并可由与第二下导电层409相同的材料所制。第三填充层511可直接设置在第三下导电层507b上。

图6为依据本公开另一实施例中一种半导体元件100c的剖视示意图。图7为依据图6的该半导体元件100c的放大剖视示意图。

请参考图6及图7并对比图1，二第二掺杂区203c可具有第二电类型，并可掺杂有一掺杂物，例如硼。第二半导体单元401可包括第二下隔离层403、第二中间隔离层405、第二上隔离层407、第二下导电层409c、第二填充层411以及一第二上导电层413。第二下隔离层403可朝内设置在第二主动区107中。第二中间隔离层405可设置在第二下隔离层403上。第二上隔离层407可设置在第二中间隔离层405上。第二下导电层409c可设置在第二上隔离层407上。第二下导电层409c可具有与第三下导电层507相同的厚度，并可由与第三下导电层507相同的材料所制。第二上导电层413可设置在第二下导电层409c上。第二上导电层413可具有与第一下导电层305相同的厚度，并可由与第一下导电层305相同的材料所制。第二填充层411可设置在第二上导电层413上。

图8为依据本公开另一实施例中一种半导体元件100d的剖视示意图。图9为依据图8的该半导体元件100d的放大剖视示意图。

请参考图8及图9并对比图1，二第一掺杂区201d可具有第二电类型，并可掺杂有一掺杂物，例如硼。第一半导体单元301可包括第一下隔离层303、第一下导电层305d、第一填充层307以及一第一上导电层309。第一下隔离层303可朝内设置在第一主动区105中。第一下导电层305d可设置在第一下隔离层303上。第一下导电层305d可具有一厚度，介于到之间。举例来说，第一下导电层305d可由氮化钛、氮化钽、碳化钽、氮化钨或钌(ruthenium)所制。第一上导电层309可设置在第一下导电层305d上。第一上导电层309可具有一厚度，介于到之间。举例来说，第一上导电层309可由铝、银、氮化钛、铝钛(titaniumaluminum)、铝碳化钛(titaniumcarbidealuminum)、铝氮化钛(titaniumnitridealuminum)、铝硅化钛(titaniumsiliconaluminum)、氮化钽(tantalumnitride)、碳化钽(tantalumcarbide)、氮化钽硅(tantalumsiliconnitride)、锰(manganese)、锆(zirconium)或氮化钨(tungstennitride)所制。

图10为依据本公开另一实施例中一种半导体元件100e的剖视示意图。图11为依据图10的该半导体元件100e的放大剖视示意图。

请参考图10及图11并对比图8，二第三掺杂区205e可具有第一电类型，并可掺杂有一掺杂物，例如磷、砷或锑。第三半导体单元501可包括第三下隔离层503、第三上隔离层505、第三下导电层507e以及第三填充层511。第三下隔离层503可朝内设置在第三主动区109中。第三上隔离层505可设置在第三下隔离层503上。第三下导电层507e可设置在第三上隔离层505上。第三下导电层507e可具有与第二下导电层409相同的厚度，并可由与第二下导电层409相同的材料所制。第三填充层511可直接设置在第三下导电层507e上。

图12为依据本公开另一实施例中一种半导体元件100f的剖视示意图。图13为依据图12的该半导体元件100f的放大剖视示意图。

请参考图12及图13并对比图8，二第二掺杂区203f可具有第二电类型，并可掺杂有一掺杂物，例如硼。第二半导体单元401可包括第二下隔离层403、第二中间隔离层405、第二上隔离层407、第二下导电层409f、第二填充层411以及一第二上导电层413。第二下隔离层403可朝内设置在第二主动区107中。第二中间隔离层405可设置在第二下隔离层403上。第二上隔离层407可设置在第二中间隔离层405上。第二下导电层409f可设置在第二上隔离层407上。第二下导电层409f可具有与第三下导电层507相同的厚度，并可由与第三下导电层507相同的材料所制。第二上导电层413可设置在第二下导电层409f上。第二上导电层413可具有与第三上导电层509相同的厚度，并可由与第三上导电层509相同的材料所制。第二填充层411可设置在第二上导电层413上。

图14及图15为依据本公开一些实施例中的半导体元件100g、100h的剖视示意图。

请参考图14，半导体元件100g可包括一第一对应力区207、一第二对应力区209以及一第三对应力区211。第一对应力区207可设置在第一主动区105中，并分别对应贴合到第一半导体单元301的两侧的下部。在一些实施例中，第一对应力区207可贴合到第一下隔离层303的两侧的下部。举例来说，第一对应力区207可由碳化硅所制。第二对应力区209可设置在第二主动区107中，并分别对应贴合到第二半导体单元401的两侧的下部。在一些实施例中，第二对应力区209可贴合到第二下隔离层403的两侧的下部。第二对应力区209可由与第一对应力区207相同的材料所制。第三对应力区211可设置在第三主动区109中，并分别对应贴合到第三半导体单元501的两侧的下部。在一些实施例中，第三对应力区211可贴合到第三下隔离层503的两侧的下部。举例来说，第三对应力区211可由硅锗所制。第一对应力区207、第二对应力区209以及第三对应力区211可具有不同于基底101的晶格常数(latticeconstant)。第一对应力区207、第二对应力区209以及第三对应力区211可提\生半导体元件100g的载子移动率(carriermobility)；因此，可改善半导体元件100g的效能。

请参考图15，第一半导体单元301含包括一第一盖层311。第一盖层311可设置在第一填充层307上，举例来说，并可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或掺氟硅化物(fluoride-dopedsilicate)。第一盖层311的一顶表面可与基底101的顶表面齐平。第二半导体单元401还可包括一第二盖层415。第二盖层415可设置在第二填充层411上，并可由与第一盖层311相同的材质所制。第三半导体单元501还可包括一第三盖层513。第三盖层513可设置在第三填充层511上，并可由与第一盖层311相同的材料所制。

图16为依据本公开一实施例中一种半导体元件100i的放大剖视示意图。

请参考图16，第一半导体单元301还包括一第一界面层(interfaciallayer)313、一第一偶极层(dipolelayer)315、一第一功能层(functionallayer)317、一第一调整层(adjustmentlayer)319、一第一保护层321以及一第一囊封层(encapsulationlayer)323。第一界面层313可设置在基底101与第一下隔离层303之间。第一界面层313可促使第一下隔离层303的形成。第一界面层313可具有一厚度，介于到之间。第一界面层313可由下层基底101的一化学氧化物(chemicaloxide)所制，例如氧化硅。第一偶极层315可设置在第一下隔离层303与第一界面层313之间。第一偶极层315可取代在第一下隔离层303中的缺陷，并改善第一半导体单元301的移动率(mobility)及可靠度(reliability)。第一偶极层315可由一或多个材料所制，该材料包括氧化镏(lutetiumoxide)、氧化硅镏(lutetiumsiliconoxide)、氧化钇(yttriumoxide)、氧化硅钇(yttriumsiliconoxide)、氧化镧(lanthanumoxide)、氧化硅镧(lanthanumsiliconoxide)、氧化钡(bariumoxide)、氧化硅钡(bariumsiliconoxide)、氧化锶(strontiumoxide)、氧化硅锶(strontiumsiliconoxide)、氧化铝(aluminumoxide)、氧化硅铝(aluminumsiliconoxide)、氧化钛(titaniumoxide)、氧化硅钛(titaniumsiliconoxide)、氧化铪(hafniumoxide)、氧化硅铪(hafniumsiliconoxide)、氧化锆(zirconiumoxide)、氧化硅锆(zirconiumsiliconoxide)、氧化钽(tantalumoxide)、氧化硅钽(tantalumsiliconoxide)、氧化钪(scandiumoxide)、氧化硅钪(scandiumsiliconoxide)、氧化镁(magnesiumoxide)以及氧化硅镁(magnesiumsiliconoxide)。

请参考图16，第一功能层317可设置在第一下隔离层303上。第一功能层317可具有一厚度，介于到之间，举例来说，并可由氮化钛或氮化钽所制。第一功能层317可保护第一下隔离层303避免在后续半导体工艺期间受到损伤。第一调整层319可设置在第一功能层317上，并可包含含有氮化镧(lanthanidenitride)的一材料或合金。第一调整层319可用来微调第一临界电压。第一保护层321可设置在第一调整层319上，并可保护第一调整层319避免在后续半导体工艺期间受到损伤。举例来说，第一保护层321可由氮化钛所制。

请参考图16，第一囊封层323可设置在第一下导电层305与第一填充层307之间。第一囊封层323可具有一厚度，介于到之间。举例来说，第一囊封层323可由氮化钛所制。第一囊封层323可保护在第一囊封层323下方的各层，避免机械损伤或第一填充层307的扩散。第二半导体单元401还可包括一第二界面层417、一第二偶极层419、一第二功能层421、一第二调整层423、一第二保护层425以及一第二囊封层427。第三半导体单元501还可包括一第三界面层515、一第三偶极层517、一第三功能层519、一第三调整层521、一第三保护层523以及一第三囊封层525。前述第二半导体单元404与第三半导体单元501的各层的设置方式，类似于第一半导体单元301的各层。

图17为依据本公开一实施例中一种半导体元件100a的制备方法30的流程示意图。图18至图31为依据本公开一实施例中制备半导体元件100a的一流程的剖视示意图。

请参考图17及图18，在步骤s11，在所述的实施例中，可提供一基底101，并可在基底101中形成多个沟槽。一绝缘层103可形成在基底101中，并可界定出一第一主动区105、一第二主动区107以及一第三主动区109。多个掺杂区可通过植入工艺(implantationprocesses)而形成在基底101中。多个沟槽可分别对应形成在第一主动区105、第二主动区107以及第三主动区109中。在一些实施例中，多个沟槽可包括一第一沟槽111、一第二沟槽113以及一第三沟槽115。第一沟槽111可形成在第一主动区105中。第二沟槽113可形成在第二主动区107中。第三沟槽115可形成在第三主动区109中。多个掺杂区可分别对应由多个沟槽所区分开，并转换成在第一主动区105中的二第一掺杂区201、在第二主动区107中的二第二掺杂区203以及在第三主动区109中的二第三掺杂区205。

请参考图17及图19，在步骤s13，在所述的实施例中，一第一隔离膜701可形成在基底101上。第一隔离膜701可通过一沉积工艺而保形地形成在基底101的一顶表面上及多个沟槽中，沉积工艺例如物理气相沉积、原子层沉积、化学气相沉积、喷溅或其类似工艺。第一隔离膜701可具有一厚度，介于0.1nm到3.0nm之间。举例来说，第一隔离膜701可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或其类似物所制。或者是，在其他实施例中，第一隔离膜701可由一隔离材料所制，该隔离材料具有大约4.0或更大的介电常数。

请参考图17、图20以及图21，在步骤s15，在所述的实施例中，可移除部分的第一隔离膜701。请参考图20，可在第二主动区107使用一第一遮罩层801当作一遮罩，执行一光刻工艺(photolithographyprocess)。第一遮罩层801可为一光刻胶层。请参考图21，可执行一蚀刻工艺，以移除第一隔离膜701形成在第一主动区105与第三主动区109的部分。可保留形成在第二主动区107的第一隔离膜701。在蚀刻工艺之后，可移除第一遮罩层801。

请参考图17及图22，在步骤s17，在所述的实施例中，一第二隔离膜703可形成在基底101上。第二隔离膜802可保形地形成在基底101的顶表面上、第一隔离膜701上以及在第一沟槽111与第三沟槽115中。可以类似于步骤s13的一沉积工艺形成第二隔离膜703。第二隔离膜703可具有一厚度，介于0.1nm到2.0nm之间。第二隔离膜703可由与第一隔离膜701相同的材料所制，但并不以此为限。

请参考图17、图23以及图24，在步骤s19，在所述的实施例中，可移除部分的第二隔离膜703。请参考图23，可在第二主动区107使用一第二遮罩层803当作一遮罩，执行一光刻工艺(photolithographyprocess)。第二遮罩层803可为一光刻胶层。请参考图24，可执行一蚀刻工艺，以移除第二隔离膜703形成在第一主动区105的部分。可保留形成在第二主动区107与第三主动区109的第二隔离膜703。在蚀刻工艺之后，可移除第二遮罩层803。

请参考图17、图25及图26，在步骤s21，在所述的实施例中，一第三隔离膜705以及一第一导电膜707可形成在基底101上。请参考图25，第三隔离膜705可保形地形成在基底101的顶表面上以及在地第二隔离膜703上。第三隔离膜705可具有一厚度，介于0.5nm到5.0nm之间。请参考图26，第一导电膜707可形成在第三隔离膜705上。第一导电膜707可具有一厚度，介于到之间。举例来说，第一导电膜707可由氮化钛、氮化钽、碳化钽、氮化钨或钌(ruthenium)所制。第三隔离膜705与第一导电膜707可通过类似于步骤s13的沉积工艺而形成。

请参考图17、图27以及图28，在步骤s23，在所述的实施例中，可移除部分的第一导电膜707。请参考图27，可在第三主动区109使用一第三遮罩层805当作一遮罩，执行一光刻工艺(photolithographyprocess)。第三遮罩层805可为一光刻胶层。请参考图28，可执行一蚀刻工艺，以移除第一导电膜707形成在第一主动区105与第二主动区107的部分。可保留形成在第三主动区109的第一导电膜707。在蚀刻工艺之后，可移除第三遮罩层805。

请参考图17、图29以及图30，在步骤s25，在所述的实施例中，一第二导电膜709以及一填充膜711可形成在基底101上。请参考图29，第二导电膜709可形成在第三隔离膜705与第一导电膜707上。第二导电膜709可具有一厚度，介于到之间。举例来说，第二导电膜709可由铝、银、氮化钛、铝钛(titaniumaluminum)、铝碳化钛(titaniumcarbidealuminum)、铝氮化钛(titaniumnitridealuminum)、铝硅化钛(titaniumsiliconaluminum)、氮化钽(tantalumnitride)、碳化钽(tantalumcarbide)、氮化钽硅(tantalumsiliconnitride)、锰(manganese)、锆(zirconium)或氮化钨(tungstennitride)所制。请参考图30，填充膜711可形成在第二导电膜709上，并可充填第一沟槽111、第二沟槽113以及第三沟槽115。举例来说，填充层711可由钨或铝所制。

请参考图17以及图31，在步骤s27，在所述的实施例中，一第一半导体单元301、一第二半导体单元401以及一第三半导体单元501可同时形成在基底101中。可执行如化学机械研磨的一平坦化工艺，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，并保形地形成第一半导体单元301、第二半导体单元401以及第三半导体单元501。在平坦化工艺之后，第一隔离膜701可转变成一第二下隔离层403。第二隔离膜703可转变成第二中间隔离层405以及一第三下隔离层503。第三隔离膜705可转变成一第一下隔离层303、一第二上隔离层407以及一第三上隔离层507。第二导电膜709可转变成一第一下导电层305、一第二下导电层409以及一第三上导电层409。填充膜700可转变成一第一填充层307、一第二填充层411以及一第三填充层511。

请参考图31，第一下隔离层303、第一下导电层305以及第一填充层307一起形成在第一主动区105中的第一半导体单元301。第二下隔离层403、第二中间隔离层405、第二上隔离层407、第二下导电层409以及第二填充层411一起形成在第二主动区107中的第二半导体单元401。第三下隔离层503、第三上隔离层505、第三下导电层507、第三上导电层509以及第三填充层511一起形成在第三主动区109中的第三半导体单元501。

由于本公开该半导体元件的设计，第一半导体单元301、第二半导体单元401以及第三半导体单元501可具有不同临界电压，并可提供不同功能；因此，可提升半导体元件的适用性(applicability)。此外，由于第一对应力区207、第二对应力区209以及第三对应力区211的存在，故可改善半导体元件的载子移动率。再者，可通过第一功能层317、第二调整层423以及第三调整层521而微调半导体元件的各个临界电压。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。