用于形成半导体器件中的片上电容器结构的方法与流程

本公开内容的实施例涉及半导体器件及其制造方法。

背景技术：

集成电路技术允许在硅管芯上创建许多类型的器件。最常见的器件是晶体管、二极管、电阻器或电容器。电容器是在半导体器件中用于存储电荷的元件。电容器包括由绝缘材料分隔的两个导电板。电容器用于诸如电子滤波器、模数转换器、存储器件、控制应用的应用中，以及许多其它类型的半导体器件应用中。

在集成片上电容器中已经使用各种类型的电容器设计以降低电容器占用的管芯面积以及增加电容密度，包括例如金属-绝缘体-金属(mim)电容器、金属-氧化物-金属(mom)电容器、金属-氧化物-半导体(mos)电容器、金属边缘电容器、沟槽电容器和结电容器等等。

技术实现要素：

本文公开了半导体器件以及用于形成半导体器件的方法的实施例。

在一个示例中，公开了一种用于形成半导体器件的方法。在衬底的第一侧上形成第一层间电介质(ild)层。形成多个第一触点，每个第一触点贯穿第一ild层垂直地延伸并且与衬底接触。从与衬底的第一侧相对的第二侧对衬底进行减薄。形成多个电介质切口，每个电介质切口贯穿减薄的衬底垂直地延伸，以将减薄的衬底分隔成多个半导体块，使得多个半导体块分别与多个第一触点接触。

在另一示例中，公开了一种用于形成半导体器件的方法。在衬底的第一侧上形成第一ild层。形成多个第一触点，每个第一触点贯穿第一ild层垂直地延伸并且与衬底接触。从与衬底的第一侧相对的第二侧对衬底进行减薄。在减薄的衬底的第二侧上形成第二ild层。形成多个第二触点，每个第二触点贯穿第二ild层和减薄的衬底垂直地延伸并且分别与多个第一触点接触。

在又一示例中，公开了一种用于操作3d半导体器件的方法，该3d半导体器件包括第一ild层、半导体层和第二ild层的堆叠体，以及电容器结构。同时地对第二电容器或第三电容器中的至少一个电容器以及第一电容器充电。通过在一对第一触点上施加电压来对第一电容器充电，每个第一触点贯穿第一ild层垂直地延伸的。通过在半导体层的由贯穿半导体层垂直地延伸的电介质切口分隔的一对部分上施加电压来对第二电容器充电。通过在一对第二触点上施加电压来对第三电容器充电，每个第二触点贯穿第二ild层垂直地延伸。

附图说明

并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，以及与说明书一起进一步用以解释本公开内容的原理，以及使相关领域的技术人员能够做出和使用本公开内容。

图1根据本公开内容的一些实施例示出了具有片上电容器的示例性3d存储器件的截面的侧视图。

图2根据本公开内容的一些实施例示出了具有片上电容器的示例性3d存储器件的平面图。

图3根据本公开内容的一些实施例示出了在3d半导体器件中具有并联电容器的片上电容器结构的示意图。

图4a和4b根据本公开内容的一些实施例分别示出了具有片上电容器的示例性3d半导体器件的截面的平面图和侧视图。

图5a和5b根据本公开内容的一些实施例分别示出了具有片上电容器的另一示例性3d半导体器件的截面的平面图和侧视图。

图6a和6b根据本公开内容的一些实施例分别示出了具有片上电容器的又一示例性3d半导体器件的截面的平面图和侧视图。

图7a和7b根据本公开内容的一些实施例分别示出了具有片上电容器的再一示例性3d半导体器件的截面的平面图和侧视图。

图8a-8f根据本公开内容的各个实施例示出了用于形成具有片上电容器的各个示例性3d半导体器件的制造过程。

图9a-9c根据本公开内容的一些实施例示出了用于形成具有片上电容器的示例性3d半导体器件的各个方法的流程图。

图10根据本公开内容的一些实施例示出了用于形成具有片上电容器的另一示例性3d半导体器件的方法的流程图。

图11根据本公开内容的一些实施例示出了用于操作具有片上电容器的示例性3d半导体器件的方法的流程图。

将参考附图描述本公开内容的实施例。

具体实施方式

尽管对特定配置和排列进行了讨论，但应当理解，这只是出于说明性的目的而进行的。相关领域中的技术人员将认识到，在不背离本公开内容的精神和范围的情况下，可以使用其它配置和排列。对相关领域的技术人员将显而易见的是，本公开内容还可以采用于各种各样的其它应用。

要注意的是，在说明书中对“一个实施例”、“实施例”、“示例实施例”“一些实施例”等的提及指示所述实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定的特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，当结合实施例描述特定的特征、结构或特性时，结合明确或未明确描述的其它实施例产生这样的特征、结构或特性应当在相关领域技术人员的知识范围之内。

通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文中使用的术语“一个或多个”可以用以描述单数意义的任何特征、结构或特性，或者可以用以描述复数意义的特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”(“a”，“an”)或“所述”(“the”)的术语可以被理解为传达单数使用或传达复数使用。此外，术语“基于”可以被理解为未必旨在传达因素的排它性集合，而是，可以允许存在未必明确地描述的额外因素，同样这至少部分地取决于上下文。

应当容易理解，本公开内容中的“在……上”、“在……上方”和“之上”的含义应当以最广泛的方式来解释，使得“在……上”不仅表示“直接在”某物“上”，而且包括在某物“上”且之间具有中间特征或层的含义，以及“在……上方”或“之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括“在”某物“上方”或“之上”且之间没有中间特征或层(即，直接在某物上)的意思。

此外，空间相关术语，诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等等可以在本文中用于简化描述，以描述一个元件或特征与另外一个或多个元件或一个或多个特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图中描绘的取向之外的器件使用或操作的中的不同的取向。器件可以以另外的方式取向(旋转90度或在其它的取向)，以及本文中使用的空间相关描述符可以类似被相应地解释。

如本文所用，术语“衬底”是指向其上添加后续材料的材料。可以对衬底自身进行图案化。在衬底的顶部上添加的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，诸如硅、锗、砷化镓、磷化铟等。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的不导电材料制成。

如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构延伸的延伸。此外，层可以是具有小于连续结构的厚度的厚度的均匀或不均匀连续结构的区域。例如，层可以位于在连续结构的顶表面与底表面之间或在其处的任何一对水平面之间。层可以水平地、垂直地和/或沿倾斜表面进行延伸。衬底可以是层，可以包括一个或多个层和/或可以其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成互连线和/或垂直互连通道(via)触点)和一个或多个电介质层。

如本文所用，术语“标称/标称地”是指针对组件或工艺操作的特性或参数的、在生产或工艺的设计阶段期间设置的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化。如本文所用，术语“大约”指示给定量的值，该值可以基于与主题半导体器件相关联的特定技术节点进行变化。基于该特定技术节点，术语“大约”可以指示给定量的值，其在值的例如10-30％之内变化(例如，值的±10％、±20％或±30％)。

如本文所用，术语“3d存储器件”是指在横向地取向的衬底上具有垂直地取向的存储单元晶体管串(本文称为“存储串”，诸如nand存储串)的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。如本文所用，术语“垂直/垂直地”意指标称地垂直于衬底的横向表面。

在一些半导体器件，诸如nand闪存器件中，在外围电路中形成片上电容器。由于电容器是外围电路中最庞大的器件，所以片上电容器的常规设计限制了外围电路的管芯面积的收缩以及金属布线的灵活性。具体地讲，对于在其中堆叠了多个芯片的一些3d半导体器件而言，即使一个芯片上大面积的片上电容器也可能限制整个器件大小的收缩。

根据本公开内容的各个实施例提供了3d半导体器件中的片上电容器结构的各种新颖设计。通过利用具有大厚度的ild层作为电容器电介质，电容器结构可以垂直地延伸以降低其平面大小。在一些实施例中，在其上形成ild层的半导体层(例如，减薄的衬底)和贯穿其的电介质切口还被用作电容器结构的一部分以进一步增加电容密度。在一些实施例中，作为后侧互连结构的一部分的另一ild层还被集成到在减薄的衬底的相对侧上的片上电容器结构中。可以在3dnand闪存器件的存储阵列芯片中使用片上电容器结构，存储阵列芯片已经具有了存储堆叠体外部的厚ild层，并且其厚度随着存储堆叠体级别增加而连续增加。结果，可以在不增加平面管芯大小的情况下增加片上电容器结构的电容密度，以及还可以简化半导体器件的金属布线。

图1根据本公开内容一些实施例示出了具有片上电容器的示例性3d存储器件100的截面的侧视图。3d存储器件100可以是本文所公开的具有片上电容器的半导体器件的一个示例。在一些实施例中，3d存储器件100是键合芯片，包括第一半导体结构102和在第一半导体结构102之上堆叠的第二半导体结构104。根据一些实施例，第一和第二半导体结构102和104在其间的键合界面106处接合。如图1所示，第一半导体结构102可以包括衬底101，其可以包括硅(例如，单晶硅、c-si)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)或任何其它合适的材料。

3d存储器件100的第一半导体结构102可以包括衬底101上的外围电路108。要注意的是，图1中包括了x、y和z轴以示出3d存储器件100中组件的空间关系。衬底101包括两个在x-y平面中横向地延伸的横向表面：晶圆前侧的前表面以及与晶圆前侧相对的后侧的后表面。x和y方向是晶圆平面中的两个正交方向：x方向是字线方向，y方向是位线方向。z轴垂直于x和y轴两者。如本文所用，当衬底在z方向上被定位在半导体器件的最低平面中时，半导体器件(例如，3d存储器件100)的一个组件(例如，层或器件)在另一个组件(例如，层或器件)“上”、“上方”还是“下方”，是在z方向(垂直于x-y平面的垂直方向)上相对于半导体器件的衬底(例如，衬底101)来确定的。遍及本公开内容应用相同的表示来描述空间关系。

在一些实施例中，外围电路108被配置为控制和感测3d存储器件100。外围电路108可以是用于促进3d存储器件100操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括形成于衬底101“上”的晶体管，其中晶体管的整体或部分形成于衬底101中(例如，在衬底101的顶表面下方)和/或直接地形成于衬底101上。隔离区(例如，浅沟槽隔离(sti))和掺杂区(例如，晶体管的源极区和漏极区)还可以形成于衬底101中。根据一些实施例，晶体管是利用改进的逻辑工艺的高速器件(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)。要理解的是，在一些实施例中，外围电路108还可以包括与改进的逻辑工艺兼容的任何其它电路，包括逻辑电路，诸如处理器和可编程逻辑器件(pld)或存储器电路，诸如静态随机存取存储器(sram)。例如，第一半导体结构102的器件可以使用互补金属氧化物半导体(cmos)兼容工艺来形成，以及因此在本文中可以称为“cmos芯片”。

在一些实施例中，3d存储器件100的第一半导体结构102还包括外围电路108上方的互连层(未示出)，以往返外围电路108传输电信号。互连层可以包括多个互连(本文还称为“触点”)，包括横向互连线和垂直互连通道(via)触点。如本文所用，术语“互连”可以广泛地包括任何合适类型的互连，诸如中端工序(meol)互连和后端工序(beol)互连。互连层还可以包括一个或多个层间电介质(ild)层(还称为“金属间电介质(imd)层”)，其中可以形成互连线和via触点。就是说，互连层可以包括多个ild层中的互连线和via触点。互连层中的互连线和via触点可以包括导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、硅化物或其任意组合。互连层中的ild层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任意组合。

如图1所示，3d存储器件100的第一半导体结构102还可以包括处于键合界面106处并在互连层和外围电路108上方的键合层110。键合层110可以包括多个键合触点111以及对键合触点111进行电隔离的电介质。键合触点111可以包括导体材料，包括但不限于w、co、cu、al、硅化物或其任意组合。可以利用电介质形成键合层110的剩余区域，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。键合层110中的键合触点111和周围电介质可以用于混合键合。

类似地，如图1所示，3d存储器件100的第二半导体结构104还可以包括在键合界面106处且在第一半导体结构102的键合层110上方的键合层112。键合层112可以包括多个键合触点113以及对键合触点113进行电隔离的电介质。键合触点113可以包括导体材料，包括但不限于w、co、cu、al、硅化物或其任意组合。可以利用电介质形成键合层112的剩余区域，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。键合层112中的键合触点113和周围电介质可以用于混合键合。根据一些实施例，键合触点113在键合界面106处与键合触点111接触。

如下文详细所述，可以在键合界面106处以面对面方式在第一半导体结构102的顶部上对第二半导体结构104进行键合。在一些实施例中，作为混合键合(还称为“金属/电介质混合键合”)的结果，键合界面106被布置于键合层110与112之间，这是直接键合技术(例如，不使用诸如焊料或粘合剂的中间层而在表面之间形成键合)并且可以同时地获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面106是键合层112和110交汇并且键合的地方。在实践中，键合界面106可以是具有某个厚度的层，包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面。

在一些实施例中，3d存储器件100的第二半导体结构104还包括键合层112上方的互连层(未示出)以传输电信号。互连层可以包括多个互连，诸如meol互连和beol互连。互连层还可以包括一个或多个ild层，其中可以形成互连线和via触点。互连层中的互连线和via触点可以包括导电材料，包括但不限于w、co、cu、al、硅化物或其任意组合。互连层中的ild层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。

在一些实施例中，3d存储器件100是nand闪存器件，其中以nand存储串的阵列的形式提供存储单元。如图1所示，3d存储器件100的第二半导体结构104可以包括充当nand存储串的阵列的沟道结构124的阵列。例如，第二半导体结构104在本文中可以被称为“存储阵列芯片”。如图1所示，每个沟道结构124可以贯穿均包括导电层116和电介质层118的多个对进行垂直延伸。交错的导电层116和电介质层118是存储堆叠体114的部分。存储堆叠体114中的导电层116和电介质层118的对数(例如，32、64、96、128、160、192、224、256或更多)确定3d存储器件100中的存储单元的数量。要理解的是，在一些实施例中，存储堆叠体114可以具有多堆栈架构(未示出)，其包括相互堆叠的多个存储堆栈。每个存储堆栈中的导电层116和电介质层118的对数可以相同或不同。

存储堆叠体114可以包括多个交错的导电层116和电介质层118。存储堆叠体114中的导电层116和电介质层118可以沿垂直方向进行交替。换言之，除了存储堆叠体114的顶部或底部的层之外，每个导电层116可以由两侧上的两个电介质层118邻接，以及每个电介质层118可以由两侧上的两个导电层116邻接。导电层116可以包括导电材料，包括但不限于w、co、cu、al、多晶硅、掺杂硅、硅化物或其任意组合。每个导电层116可以包括被粘合剂层和栅极电介质层围绕的栅电极(栅极线)。导电层116的栅电极可以横向地延伸为字线，在存储堆叠体114的一个或多个阶梯结构处结束。电介质层118可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。

如图1所示，3d存储器件100的第二半导体结构104还可以包括存储堆叠体114上方的第一半导体层120以及第一半导体层120上方并与其接触的第二半导体层122。在一些实施例中，第一和第二半导体层120和122中的每一者是n型掺杂半导体层，例如，掺有诸如磷(p)或砷(as)的n型掺杂剂的硅层。在一些实施例中，可以通过薄膜沉积和/或外延生长来在衬底上方形成第一半导体层120。相反，第二半导体层122可以是减薄的衬底，例如，包括单晶硅。

在一些实施例中，每个沟道结构124包括利用半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储膜126)填充的沟道孔。在一些实施例中，半导体沟道128包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜126是包括隧穿层、存储层(还称为“电荷捕获层”)和阻挡层的复合层。沟道结构124的剩余空间可以利用包括诸如氧化硅的电介质材料的帽盖层和/或空气隙来部分或完全地填充。沟道结构124可以具有圆柱形状(例如，柱形)。根据一些实施例，存储膜126的帽盖层、半导体沟道128、隧穿层、存储层和阻挡层按照这种次序从中心向柱的外表面沿径向排列。隧穿层可以包括氧化硅、氮氧化硅或其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或其任意组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任意组合。在一个示例中，存储膜126可以包括氧化硅/氮氧化硅/氧化硅(ono)的复合层。

在一些实施例中，沟道结构124还包括沟道结构124的底部部分(例如，下端处)中的沟道插塞129。如本文所使用的，在衬底101被定位在3d存储器件100的最下平面中时，组件(例如，沟道结构124)的“上端”是在z方向上更远离衬底101的末端，以及组件(例如，沟道结构124)的“下端”是在z方向上更接近衬底101的末端。沟道插塞129可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞129充当nand存储串的漏极。

如图1所示，每个沟道结构124可以贯穿存储堆叠体114的交错的导电层116和电介质层118以及第一半导体层120垂直地进行延伸。在一些实施例中，第一半导体层120围绕沟道结构124的部分并且与包括多晶硅的半导体沟道128接触。就是说，根据一些实施例，存储膜126在沟道结构124紧靠第一半导体层120的部分处断开，露出半导体沟道128以与周围的第一半导体层120接触。在一些实施例中，每个沟道结构124可以进一步垂直地延伸到第二半导体层122，例如减薄的衬底中。就是说，每个沟道结构124贯穿存储堆叠体114垂直地进行延伸。根据一些实施例，如图1所示，沟道结构124的顶部部分(例如，上端)在第二半导体层122中。

如图1所示，3d存储器件100的第二半导体结构104还可以包括绝缘结构130，每个绝缘结构130贯穿存储堆叠体114的交错的导电层116和电介质层118垂直地进行延伸。每个绝缘结构130还可以横向地延伸以将沟道结构124分隔成多个块。就是说，可以通过绝缘结构130来将存储堆叠体114划分成多个存储块，以便可以将沟道结构124的阵列分隔成每个存储块。在一些实施例中，每个绝缘结构130包括利用一种或多种电介质材料填充的开口(例如，缝隙)，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一个示例中，可以利用氧化硅填充每个绝缘结构130。

3d存储器件100可以包括在存储堆叠体114上方并与第二半导体层122接触的后侧源极触点132，如图1所示。源极触点132和存储堆叠体114(以及贯穿其的绝缘结构130)可以被布置于第二半导体层122(例如，减薄的衬底)的相对侧，以及因此被视为“后侧”源极触点。在一些实施例中，源极触点132通过第二半导体层122电连接到沟道结构124的第一半导体层120和半导体沟道128。在第二半导体层122包括n阱的一些实施例中，源极触点132在本文中还被称为“n阱拾取”(“n-wellpickup”)。源极触点132可以包括任何合适类型的触点。在一些实施例中，源极触点132包括via触点。在一些实施例中，源极触点132包括横向地延伸的壁形触点。源极触点132可以包括被粘合剂层(例如，氮化钛(tin))围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。

如图1所示，3d存储器件100还可以包括在源极触点132上方并与其接触的beol互连层133，以用于焊盘输出(pad-out)，例如，在3d存储器件100与外部电路之间传输电信号。在一些实施例中，互连层133包括第二半导体层122上的ild层134以及ild层134上的重新分布层136。根据一些实施例，源极触点132的上端与ild层134的顶表面和重新分布层136的底表面平齐，以及源极触点132贯穿ild层134垂直地进行延伸，以与第二半导体层122接触。互连层133中的ild层134可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。要理解的是，在一些示例中，ild层134可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。互连层133中的重新分布层136可以包括导电材料，包括但不限于w、co、cu、al、硅化物或其任意组合。在一个示例中，重新分布层136包括al。在一些实施例中，互连层133还包括钝化层138作为最外层，以用于3d存储器件100的钝化和保护。重新分布层136的部分可以从钝化层138露出，作为触点焊盘140。就是说，3d存储器件100的互连层133还可以包括触点焊盘140，以用于进行引线键合和/或与中介层(interposer)键合。

在一些实施例中，3d存储器件100的第二半导体结构104还包括贯穿第二半导体层122的触点142和144。根据一些实施例，第二半导体层122可以是减薄的衬底，触点142和144是贯穿衬底触点(tsc)。在一些实施例中，触点142贯穿第二半导体层122和ild层134进行延伸以与重新分布层136接触，使得第一半导体层120通过第二半导体层122、源极触点132和互连层133的重新分布层136来电连接到触点142。在一些实施例中，触点144贯穿第二半导体层122和ild层134进行延伸以与触点焊盘140接触。触点142和144均可以包括被粘合剂层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。在一些实施例中，至少触点144还包括间隔体(例如，电介质层)，以将触点144与第二半导体层122电绝缘。

在一些实施例中，3d存储器件100还包括外围触点146和148，每个外围触点贯穿ild层154垂直地延伸到存储堆叠体114外部的第二半导体层122(例如，p型硅衬底的n阱)。ild层154可以具有等于或大于存储堆叠体114的厚度的厚度。每个外围触点146或148可以具有等于或大于存储堆叠体114的厚度的深度，以从键合层112垂直地延伸到存储堆叠体114外部的外围区域中的第二半导体层122。在一些实施例中，外围触点146在触点142下方并与其接触，使得第一半导体层120通过至少第二半导体层122、源极触点132、互连层133、触点142和外围触点146来电连接到第一半导体结构102中的外围电路108。在一些实施例中，外围触点148在触点144下方并与其接触，使得第一半导体结构102中的外围电路108电连接到触点焊盘140，以用于通过至少触点144和外围触点148的焊盘输出。外围触点146和148均可以包括被粘合剂层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。

如图1所示，3d存储器件100还包括各种各样的局部触点(还称为“c1触点”)作为互连结构的部分，它们与存储堆叠体114中的结构直接地接触。在一些实施例中，局部触点包括沟道局部触点150，每个沟道局部触点150在相应的沟道结构124的下端的下方并与其接触。每个沟道局部触点150可以电连接到位线触点(未示出)以用于位线扇出。在一些实施例中，局部触点还包括字线局部触点152，每个局部触点152在存储堆叠体114的阶梯结构处的相应的导电层116(包括字线)的下方并与其接触，以用于字线扇出。诸如沟道局部触点150和字线局部触点152的局部触点可以通过至少键合层112和110来电连接到第一半导体结构102的外围电路108。诸如沟道局部触点150和字线局部触点152的局部触点均可以包括被粘合剂层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。

如图1所示，通过利用具有等于或大于存储堆叠体114的厚度的ild层154，3d存储器件100的第二半导体结构104(例如，存储阵列芯片)可以在存储堆叠体外部的外围区域中包括具有相对较大电容密度和相对较小平面大小的电容器结构156。类似于ild层134，ild层154可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。要理解的是，在一些示例中，ild层154可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。为了容纳存储堆叠体114的厚度，ild层154的厚度相对较大，例如，等于或大于存储堆叠体114的厚度。ild层154可以形成于第二半导体层122(例如，减薄的衬底)上，以及因此在第二半导体层122下方并与其接触，如图1所示。

根据一些实施例，电容器结构156还包括一对外围触点158，每个外围触点贯穿ild层154垂直地延伸并与第二半导体层122接触。因此，该对外围触点158可以充当由电容器电介质分隔的电容器结构156的两个电极，电容器电介质即横向地处于该对外围触点158之间的ild层154的部分。在一些实施例中，该对外围触点158是一对平行的壁形触点，每个壁形触点例如在图1中的y方向上横向地延伸，以进一步增加电容器电极和电介质的大小和所得的电容。类似于外围触点146和148，外围触点158均可以包括被粘合剂层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。

由于该对外围触点158可以与第二半导体层122(其可以在减薄的硅衬底中被掺杂为n阱)接触，以对该对外围触点158进行电分隔，所以可以形成贯穿第二半导体层122垂直地延伸的电介质切口160，以将第二半导体层122分隔成相互绝缘的半导体块。电介质切口160可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，电介质切口160在例如在图1中的y方向上横向地延伸，以切断第二半导体层122。结果，如图1所示，电容器结构156还可以包括分别与该对外围触点158接触的第二半导体层122的一对半导体块，以及横向地位于第二半导体层122的该对半导体块之间的电介质切口160。就是说，第二半导体层122的该对半导体块还可以充当由电容器电介质(即，电介质切口160)分隔的电容器结构156的两个电极。因此，电容器结构156可以包括两个并联的电容器：由该对外围触点158和其间的ild层154的部分形成的第一电容器，以及由第二半导体层122的该对半导体块和其间的电介质切口160形成的第二电容器。尽管图1中未示出，但如下文详细所述，在一些示例中，ild层134和贯穿其的触点(例如，在与源极触点132和/或tsc触点142和144相同的工艺中形成的触点)可以被配置成还形成另一电容器作为电容器结构156的部分。

在一些实施例中，3d存储器件100的第一半导体结构102(例如，cmos芯片)在其中不具有片上电容器结构，以降低第一半导体结构102的管芯大小。相反，3d存储器件100的第二半导体结构104(例如，存储阵列芯片)可以具有通过互连层和键合层110和112电连接到第一半导体结构102的外围电路108的多个电容器结构156，以满足3d存储器件100的外围电路108中对电容器的需求。因为存储阵列芯片中天然较厚的ild层154，通过垂直地延伸电容器电极可以增加电容器结构156的电容密度，而无需增加电容器结构156的平面面积，由此降低了键合的3d存储器件100的总体管芯大小。

图2根据本公开内容一些实施例示出了具有片上电容器的示例性3d存储器件200的平面图。3d存储器件200可以是图1中的3d存储器件100的一个示例，以及图2a可以根据一些实施例示出3d存储器件100的后侧的平面图。如图2所示，3d存储器件200可以包括与图1中的3d存储器件100中的第二半导体结构104相对应的存储阵列芯片，其具有核心阵列区域202，其中形成存储堆叠体和沟道结构，例如，对应于存储堆叠体114和沟道结构124。3d存储器件200的存储阵列芯片还可以包括核心阵列区域202外部的一个或多个外围区域204，其中形成存储堆叠体。根据一些实施例，外围区域204处于3d存储器件200的边缘处。在一些实施例中，触点焊盘206形成于外围区域204中，对应于触点焊盘140。本文所公开的片上电容器结构(例如，图1中的电容器结构156)可以形成于外围区域204的没有触点焊盘206的剩余区域中，这样不需要来自3d存储器件200的存储阵列芯片的额外空间。由于片上电容器结构在核心阵列区域202外部的外围区域204中的平面布置以及片上电容器结构的降低的平面大小，还可以简化3d存储器件200的金属布线。

要理解的是，尽管在图1的3d存储器件100中示出了电容器结构156，但本文所公开的片上电容器结构可以形成于任何其它合适的半导体器件中，诸如在减薄的衬底上具有相对较厚ild层的3d半导体器件。还要理解，在其中形成本文所公开的电容器结构156或任何其它片上电容器结构的3d存储器件不限于图1中的3d存储器件的示例，以及可以具有任何合适的架构，该架构包括存储堆叠体以及存储堆叠体外部并且具有等于或大于存储堆叠体厚度的厚度的ild层。还要理解的是，本文所公开的片上电容器结构(诸如图1中的电容器结构156)可以在半导体器件中为任何合适的功能服务，诸如用于将电路的一个部分与另一个部分解耦(例如，以绕过电源或电路的其它高阻抗组件，以保持电压稳定)的解耦电容器(还称为旁路电容器)、用于阻挡传输线上的dc信号的耦合电容器、电子滤波器中的滤波电容器等。

图3根据本公开内容一些实施例示出了在3d半导体器件中具有并联电容器的片上电容器结构300的示意图。如图3所示，诸如3d半导体器件100的3d半导体器件可以包括第一ild层302、半导体层304和第二ild层306的堆叠体。第一和第二ild层302和306可以被布置于半导体层304(例如，减薄的衬底)的相对侧上，例如，ild层154和134被布置于图1中的第二半导体层122的前侧和后侧上。在一些实施例中，第一ild层302的厚度大于第二ild层306的厚度。电容器结构300可以包括基于第一ild层302形成的第一电容器c1。电容器结构300还可以包括基于半导体层304形成的第二电容器c2和/或基于第二ild层306形成的第三电容器c3。根据一些实施例，第一电容器c1与第二和第三电容器c2和c3中的至少一个电容器是并联的，使得电容器结构300的总电容是第一电容器c1的电容与第二和第三电容器c2和c3中的至少一个电容器的电容相加。在一些实施例中，电容器结构300是电连接到3d半导体器件的电源线和接地的解耦电容器。下文的图4a、4b、5a、5b、6a、6b、7a和7b详细示出了用于实现电容器结构300的设计的各个非限制性示例。

图4a和4b根据本公开内容一些实施例分别示出了具有片上电容器的示例性3d半导体器件400的截面的平面图和侧视图。3d半导体器件400可以包括半导体层408和与半导体层408的第一侧接触的第一ild层402。在一些实施例中，半导体层408是减薄的衬底，诸如减薄的硅衬底，以及第一ild层402形成于减薄的衬底的前侧上。如图4b所示，将3d半导体器件400(诸如3d存储器件100中的第一半导体结构102(存储阵列芯片))上下翻转(即，减薄的衬底的前侧向下)，以将其堆叠在另一半导体结构(未示出)上，使得第一ild层402在半导体层408下方并与其接触。要理解的是，如果反转3d半导体器件400的前侧和后侧，则3d半导体器件400中的组件(诸如半导体层408和第一ild层402)的相对位置可以相应地改变。

第一ild层402可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，第一ild层402包括氧化硅，以及半导体层408包括硅。要理解的是，在一些示例中，ild层402可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。与3d半导体器件400中的其它ild层相比，ild层402可以具有相对较大的厚度。在其中3d半导体器件400是存储阵列芯片(例如，图1中的第一半导体结构102)的一些实施例中，3d半导体器件400还包括与第一ild层402在半导体层408的相同侧并且与第一ild层402基本共面的存储堆叠体(例如，图1中的存储堆叠体114，图4a和4b中未示出)，使得ild层402的厚度等于或大于存储堆叠体的厚度。3d半导体器件400还可以包括沟道结构(例如，图1中的沟道结构124，图4a和4b中未示出)，每个沟道结构贯穿存储堆叠体垂直地延伸并且与半导体层408接触。

3d半导体器件400还包括多个第一触点404，每个第一触点贯穿第一ild层402垂直地延伸并且与半导体层408的前侧接触。第一触点404可以形成于存储堆叠体外部的外围区域中，诸如图2中的外围区域204中。在一些实施例中，第一触点404的深度标称地与第一ild层402的厚度相同。每个第一触点404可以包括被粘合剂/势垒层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。如图1所示，在一些实施例中，第一触点404可以包括横向地延伸(例如，在图4a的y方向上或在其它示例中的x方向上)的平行壁形触点。

在一些实施例中，3d半导体器件400还包括多个电介质切口410，每个电介质切口贯穿半导体层408垂直地延伸，以将半导体层408分隔成多个半导体块412。每个电介质接口410可以是利用电介质材料填充的开口(例如，沟槽)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，电介质切口410包括氧化硅。如图4a和4b中所示，电介质切口410可以包括平行的壁形电介质切口，每个壁形电介质切口贯穿半导体层408垂直地延伸并且横向地延伸(例如，在图4a中的y方向上或在其它示例中的x方向上)，以形成横向地交错的电介质切口410和半导体块412。在一些实施例中，电介质切口410的厚度标称地与半导体层408和半导体块412的厚度相同。在一些实施例中，电介质切口410的横向尺寸(例如，图4a中y方向上的长度)标称地与半导体层408的横向尺寸(例如，图4a中y方向上的长度)相同，以将半导体层408切割成分别的半导体块412，使得半导体块412通过电介质切口410相互电绝缘。在一些实施例中，电介质切口410和第一触点404在平面图中相互平行，如图4a所示。根据一些实施例，每个半导体块412是半导体层408的一部分，以及因此具有半导体层408的相同的材料，例如硅。

根据一些实施例，如图1所示，第一触点404分别在半导体块412下方并且与其接触。就是说，每个第一触点404可以与半导体块412中的一者接触并且与其电连接。在一些实施例中，3d半导体器件400还包括与第一触点404接触并且与其电连接的互连层406，诸如meol互连层和/或beol互连层。在一些实施例中，3d半导体器件400还包括与半导体层408的第二侧(例如，后侧)接触的第二ild层414。就是说，第一和第二ild层402和414可以形成于半导体层408(例如，减薄的衬底)的相对侧上。第二ild层414可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，第二ild层414包括氧化硅。要理解的是，在一些示例中，第二ild层414可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。在一些实施例中，第一ild层402的厚度大于第二ild层414的厚度。

如图4a和4b中所示，多个电容器结构420可以基于上述组件形成于3d半导体器件400中。在一些实施例中，一对相邻的第一触点404、横向地位于一对相邻的第一触点404之间的第一ild层402的部分被配置为形成对应于图3中的c1的第一电容器；与一对相邻的第一触点404接触的一对相邻的半导体块412、以及横向地位于一对相邻的半导体块412之间的电介质切口410被配置为形成对应于图3中的c2的第二电容器。在一些实施例中，第一和第二电容器是并联的。换言之，一对相邻的第一触点404、横向地位于一对相邻的第一触点404之间的第一ild层402的部分、与一对相邻的第一触点404接触的一对相邻的半导体块412，以及横向地位于一对相邻的半导体块412之间的电介质切口410被配置为形成包括并联的第一和第二电容器的电容器结构420。可以通过互连层406向每个电容器结构420的电容器电极(例如，该对第一触点404和该对半导体块412)施加电压，以及电荷可以被存储于电容器电介质(例如，分别横向地位于该对第一触点404和该对半导体块412之间的第一ild层402和电介质切口410的部分)中。电容器结构420的电容可以通过各种因素确定，包括但不限于第一触点404、电介质切口410和半导体块412的尺寸以及第一ild层402和电介质切口410的材料。

图5a和5b根据本公开内容一些实施例分别示出了具有片上电容器的另一示例性3d半导体器件500的截面的平面图和侧视图。3d半导体器件500可以包括半导体层508以及与半导体层508的第一侧接触的第一ild层502。在一些实施例中，半导体层508是减薄的衬底，诸如减薄的硅衬底，以及第一ild层502形成于减薄的衬底的前侧上。如图5b所示，将3d半导体器件500(诸如3d存储器件100中的第一半导体结构102(存储阵列芯片))上下翻转(即，减薄的衬底的前侧向下)，以将其堆叠在另一半导体结构(未示出)上，使得第一ild层502在半导体层508下方并且与其接触。要理解的是，如果反转3d半导体器件500的前侧和后侧，则3d半导体器件500中的组件(诸如半导体层508和第一ild层502)的相对位置可以相应地改变。

第一ild层502可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，第一ild层502包括氧化硅，以及半导体层508包括硅。要理解的是，在一些示例中，ild层502可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。与3d半导体器件500中的其它ild层相比，ild层502可以具有相对较大的厚度。在其中3d半导体器件500是存储阵列芯片(例如，图1中的第一半导体结构102)的一些实施例中，3d半导体器件500还包括与第一ild层502在半导体层508的相同侧并且与第一ild层502基本共面的存储堆叠体(例如，图1中的存储堆叠体114，图5a和5b中未示出)，使得ild层502的厚度等于或大于存储堆叠体的厚度。3d半导体器件500还可以包括沟道结构(例如，图1中的沟道结构124，图5a和5b中未示出)，每个沟道结构贯穿存储堆叠体垂直地延伸并且与半导体层508接触。

3d半导体器件500还包括多个第一触点504，每个第一触点贯穿第一ild层502垂直地延伸并且与半导体层508的前侧接触。第一触点504可以形成于存储堆叠体外部的外围区域中，诸如图2中的外围区域204中。在一些实施例中，第一触点504的深度标称地与第一ild层502的厚度相同。每个第一触点504可以包括被粘合剂/势垒层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。如图5a所示，在一些实施例中，第一触点504可以包括横向地延伸(例如，在图5a的y方向上或在其它示例中的x方向上)的平行壁形触点。

在一些实施例中，3d半导体器件500还包括多个电介质切口510，每个电介质切口贯穿半导体层508垂直地延伸，以将半导体层508分隔成多个半导体块512。每个电介质接口510可以是利用电介质材料填充开口(例如，沟槽)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，电介质切口510包括氧化硅。如图5a和5b中所示，电介质切口510可以包括平行的壁形电介质切口，每个壁形电介质切口贯穿半导体层508垂直地延伸并且横向地延伸(例如，在图5a中的y方向上或在其它示例中的x方向上)，以形成横向地交错的电介质切口510和半导体块512。在一些实施例中，电介质切口510的厚度标称地与半导体层508和半导体块512的厚度相同。在一些实施例中，电介质切口510的横向尺寸(例如，图5a中y方向上的长度)标称地与半导体层508的横向尺寸(例如，图5a中y方向上的长度)相同，以将半导体层508切割成分别的半导体块512，使得半导体块512通过电介质切口510相互电绝缘。在一些实施例中，电介质切口510和第一触点504在平面图中相互平行，如图5a所示。根据一些实施例，每个半导体块512是半导体层508的一部分，以及因此具有半导体层508的相同的材料，例如硅。

根据一些实施例，如图5b所示，第一触点504分别在半导体块512下方并且与其接触。就是说，每个第一触点504都可以与半导体块512中的一者接触并且与其电连接。在一些实施例中，3d半导体器件500还包括与第一触点504接触并且与其电连接的互连层506，诸如meol互连层和/或beol互连层。

在一些实施例中，3d半导体器件500还包括与半导体层508的第二侧(例如，后侧)接触的第二ild层514。就是说，第一和第二ild层502和514可以形成于半导体层508(例如，减薄的衬底)的相对侧上。第二ild层514可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，第二ild层514包括氧化硅。要理解的是，在一些示例中，第二ild层514可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。在一些实施例中，第一ild层502的厚度大于第二ild层514的厚度。

与3d半导体器件400不同，根据一些实施例，3d半导体器件500还包括多个第二触点516，每个第二触点贯穿第二ild层514垂直地延伸并且与半导体层508的半导体块512中的一者接触。每个半导体块512可以在一个或多个第二触点516下方并且与其接触。根据一些实施例，如图5a所示，第二触点516包括多个via触点，这与壁形触点相反。例如，第二触点516可以排列在平面图中与第一触点504和半导体块512对齐的行或列中，如图5a所示。要理解的是，在一些示例中，第二触点516也可以是壁形触点，像第一触点504一样。如图5b所示，第二触点516的深度可以标称地与第二ild层514的厚度相同。每个第二触点516可以包括被粘合剂/势垒层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。

如图5a和5b中所示，多个电容器结构520可以基于上述组件形成于3d半导体器件500中。在一些实施例中，一对相邻的第一触点504、横向地位于一对相邻的第一触点504之间的第一ild层502的部分被配置为形成对应于图3中的c1的第一电容器；与一对相邻的第一触点504接触的一对相邻的半导体块512、以及横向地位于一对相邻的半导体块512之间的电介质切口510被配置为形成对应于图3中的c2的第二电容器；与一对相邻的半导体块512接触的第二触点516(例如，图5a中的一对平行的via触点组)以及第二触点516之间的第二ild层514的部分被配置为形成对应于图3中的c3的第三电容器。在一些实施例中，第一、第二和第三电容器是并联的。换言之，一对相邻的第一触点504、横向地位于一对相邻的第一触点504之间的第一ild层502的部分、与一对相邻的第一触点504接触的一对相邻的半导体块512、横向地位于一对相邻的半导体块512之间的电介质切口510、与一对相邻的半导体块512接触的一对相邻的列的第二触点516、以及横向地位于相邻列的第二触点516之间的第二ild层514的部分被配置为形成包括并联的第一、第二和第三电容器的电容器结构520。可以通过互连层506向每个电容器结构520的电容器电极(例如，该对第一触点504、该对半导体块512和该对第二触点516的列)施加电压，以及电荷可以被存储于电容器电介质(例如，分别横向地位于该对第一触点504、该对半导体块512和该对第二触点516的列之间的第一ild层502的部分、电介质切口510和第二ild层514的部分)中。电容器结构520的电容可以通过各种因素确定，包括但不限于第一触点504、电介质切口510、半导体块512和第二触点516的尺寸，以及第一ild层502、电介质切口510和第二ild层514的材料。

图6a和6b根据本公开内容一些实施例分别示出了具有片上电容器的又一示例性3d半导体器件600的截面的平面图和侧视图。3d半导体器件600可以包括半导体层608以及与半导体层608的第一侧接触的第一ild层602。在一些实施例中，半导体层608是减薄的衬底，例如减薄的硅衬底，以及第一ild层602形成于减薄的衬底的前侧上。如图6b所示，将3d半导体器件600(诸如3d存储器件100)中的第一半导体结构102(存储阵列芯片)上下翻转(即，减薄的衬底的前侧向下)，以将其堆叠在另一半导体结构(未示出)上，使得第一ild层602在半导体层608下方并且与其接触。要理解的是，如果反转3d半导体器件600的前侧和后侧，则3d半导体器件600中的组件(诸如半导体层608和第一ild层602)的相对位置可以相应地改变。

第一ild层602可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，第一ild层602包括氧化硅，以及半导体层608包括硅。要理解的是，在一些示例中，ild层602可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。与3d半导体器件600中的其它ild层相比，ild层602可以具有相对较大的厚度。在其中3d半导体器件600是存储阵列芯片(例如，图1中的第一半导体结构102)的一些实施例中，3d半导体器件600还包括与第一ild层602在半导体层608的相同侧并且与第一ild层602基本共面的存储堆叠体(例如，图1中的存储堆叠体114，图6a和6b中未示出)，使得ild层602的厚度等于或大于存储堆叠体的厚度。3d半导体器件600还可以包括沟道结构(例如，图1中的沟道结构124，图6a和6b中未示出)，每个沟道结构贯穿存储堆叠体垂直地延伸并且与半导体层608接触。

3d半导体器件600还可以包括多个第一触点604，每个第一触点贯穿第一ild层602垂直地延伸并且与半导体层508的前侧接触。第一触点604可以形成于存储堆叠体外部的外围区域中，诸如图2中的外围区域204中。在一些实施例中，第一触点604的深度标称地与第一ild层602的厚度相同。每个第一触点604可以包括被粘合剂/势垒层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。如图6a所示，在一些实施例中，第一触点604可以包括横向地延伸(例如，在图6a的y方向上或在其它示例中的x方向上)的平行壁形触点。

在一些实施例中，3d半导体器件600还包括多个电介质切口610，每个电介质切口贯穿半导体层608垂直地延伸，以将半导体层608分隔成多个半导体块612。每个电介质接口610可以是利用电介质材料填充的开口(例如，沟槽)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，电介质切口610包括氧化硅。如图6a和6b中所示，电介质切口610可以包括平行的壁形电介质切口，每个壁形电介质切口贯穿半导体层608垂直地延伸并且横向地延伸(例如，在图6a中的y方向上或在其它示例中的x方向上)，以形成横向地交错的电介质切口610和半导体块612。在一些实施例中，电介质切口610的厚度标称地与半导体层608和半导体块612的厚度相同。在一些实施例中，电介质切口610的横向尺寸(例如，图6a中y方向上的长度)标称地与半导体层608的横向尺寸(例如，图6a中y方向上的长度)相同，以将半导体层608切割成分别的半导体块612，使得半导体块612通过电介质切口610相互电绝缘。在一些实施例中，电介质切口610和第一触点604在平面图中相互平行，如图6a所示。根据一些实施例，每个半导体块612是半导体层608的一部分，以及因此具有半导体层608的相同的材料，例如硅。

根据一些实施例，第一触点604分别在半导体块612下方并且与其接触。就是说，每个第一触点604可以与半导体块612中的一者接触并且与其电连接。在一些实施例中，3d半导体器件600还包括与第一触点604接触并且与其电连接的互连层606，诸如meol互连层和/或beol互连层。

在一些实施例中，3d半导体器件600还包括与半导体层608的第二侧，(例如，后侧)接触的第二ild层614。就是说，第一和第二ild层602和614可以形成于半导体层608(例如，减薄的衬底)的相对侧上。第二ild层614可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，第二ild层614包括氧化硅。要理解的是，在一些示例中，第二ild层614可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。在一些实施例中，第一ild层602的厚度大于第二ild层614的厚度。

与3d半导体器件400和500不同，根据一些实施例，3d半导体器件600还包括多个第三触点618，每个第三触点贯穿第二ild层614和半导体层608两者垂直地延伸并且与第一触点604中的一者接触。每个第一触点604可以在一个或多个第三触点618下方并且与其接触。根据一些实施例，如图6a所示，第三触点618包括多个via触点，这与壁形触点相反。例如，第三触点618可以排列在平面图中与第一触点604和半导体块612对齐的行或列中，如图6a所示。在一些实施例中，每个第一触点604与相应的半导体块612以及相应组的第三触点618接触并且与其电连接，如图6a所示。要理解的是，在一些示例中，第三触点618也可以是壁形触点，像第一触点604一样。如图6b所示，第三触点618的深度可以标称地与第二ild层614和半导体层608的总厚度相同。每个第三触点618可以包括被粘合剂/势垒层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。在一些实施例中，围绕每个第三触点618形成包括电介质的间隔体，以将第三触点618与半导体层608的相应的半导体块612电绝缘。

如图6a和6b中所示，多个电容器结构620可以基于上述组件形成于3d半导体器件600中。在一些实施例中，一对相邻的第一触点604、以及横向地位于一对相邻的第一触点604之间的第一ild层602的部分被配置为形成对应于图3中的c1的第一电容器；与一对相邻的第一触点604接触的一对相邻的半导体块612、以及横向地位于一对相邻的半导体块612之间的电介质切口610被配置为形成对应于图3中的c2的第二电容器；与一对相邻的第一触点604接触的第三触点618(例如，图6a中的一对平行的via触点组)，以及第三触点618之间的第二ild层614的部分被配置为形成对应于图3中的c3的第三电容器。在一些实施例中，第一、第二和第三电容器是并联的。换言之，一对相邻的第一触点604、横向地位于一对相邻的第一触点604之间的第一ild层602的部分、与一对相邻的第一触点604接触的一对相邻的半导体块612，横向地位于一对相邻的半导体块612之间的电介质切口610，与一对相邻的第一触点604接触的一对相邻的列的第三触点618，以及横向地位于相邻列的第三触点618之间的第二ild层614的部分被配置为形成包括并联的第一、第二和第三电容器的电容器结构620。要理解的是，取决于第三触点618的尺寸，相邻列的第三触点618以及其之间的电介质切口610还可以对电容器结构620的第二电容器做出贡献。可以通过互连层606向每个电容器结构620的电容器电极(例如，该对第一触点604、该对半导体块612和该对第三触点618的列)施加电压，以及电荷可以被存储于电容器电介质(例如，分别横向地位于该对第一触点604、该对半导体块612和该对第三触点618的列之间的第一ild层602的部分、电介质切口610和第二ild层614的部分)中。电容器结构620的电容可以通过各种因素确定，包括但不限于第一触点604、电介质切口610、半导体块612和第三触点618的尺寸，以及第一ild层602、电介质切口610和第二ild层614的材料。

图7a和7b根据本公开内容一些实施例分别示出了具有片上电容器的又一示例性3d半导体器件700的截面的平面图和侧视图。3d半导体器件700可以包括半导体层708以及与半导体层708的第一侧接触的第一ild层702。在一些实施例中，半导体层708是减薄的衬底，诸如减薄的硅衬底，第一ild层702形成于减薄的衬底的前侧上。如图7b所示，将3d半导体器件700(诸如3d存储器件100中的第一半导体结构102(存储阵列芯片))上下翻转(即，减薄的衬底的前侧向下)，以将其堆叠在另一半导体结构(未示出)上，使得第一ild层702在半导体层708下方并且与其接触。要理解的是，如果反转3d半导体器件700的前侧和后侧，则3d半导体器件700中的组件(诸如半导体层708和第一ild层702)的相对位置可以相应地改变。

第一ild层702可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，第一ild层702包括氧化硅，以及半导体层708包括硅。要理解的是，在一些示例中，ild层702可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。与3d半导体器件700中的其它ild层相比，ild层702可以具有相对较大的厚度。在其中3d半导体器件700是存储阵列芯片(例如，图1中的第一半导体结构102)的一些实施例中，3d半导体器件700还包括与第一ild层702在半导体层708的相同侧并且与第一ild层702基本共面的存储堆叠体(例如，图1中的存储堆叠体114，图7a和7b中未示出)，使得ild层702的厚度等于或大于存储堆叠体的厚度。3d半导体器件700还可以包括沟道结构(例如，图1中的沟道结构124，图7a和7b中未示出)，每个沟道结构贯穿存储堆叠体垂直地延伸并且与半导体层708接触。

3d半导体器件700还可以包括多个第一触点704，每个第一触点贯穿第一ild层702垂直地延伸并且与半导体层708的前侧接触。第一触点704可以形成于存储堆叠体外部的外围区域中，诸如图2中的外围区域204中。在一些实施例中，第一触点704的深度标称地与第一ild层702的厚度相同。每个第一触点704可以包括被粘合剂/势垒层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。如图7a所示，在一些实施例中，第一触点704可以包括横向地延伸(例如，在图7a的y方向上或在其它示例中的x方向上)的平行壁形触点。在一些实施例中，3d半导体器件700还包括与第一触点704接触并且与其电连接的互连层706，诸如meol互连层和/或beol互连层。

在一些实施例中，3d半导体器件700还包括与半导体层708的第二侧(例如，后侧)接触的第二ild层714。就是说，第一和第二ild层702和714可以形成于半导体层708(例如，减薄的衬底)的相对侧上。第二ild层714可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。在一些实施例中，第二ild层714包括氧化硅。要理解的是，在一些示例中，第二ild层714可以包括多个子层，诸如一个或多个氧化硅层和一个或多个氮化硅层。在一些实施例中，第一ild层702的厚度大于第二ild层714的厚度。

与3d半导体器件400和500不同，根据一些实施例，3d半导体器件700还包括多个第四触点719，每个第四触点贯穿第二ild层714和半导体层708两者垂直地延伸并且与相应的第一触点704接触。与3d半导体器件600不同，根据一些实施例，如图7a所示，第四触点719包括多个壁形触点，这与via触点相反。结果，第一触点704可以分别在第四触点719下方并且与其接触。例如，每个第四触点719可以在平面图中与相应的第一触点704对齐，如图7a所示。在一些实施例中，当第四触点719的大小在平面图中大于第一触点704的大小时，每个第一触点704与相应的第四触点719接触并且与其电连接，但不与半导体层708接触。如图7b所示，第四触点719的深度可以标称地与第二ild层714和半导体层708的总厚度相同。每个第四触点719可以包括被粘合剂/势垒层(例如，tin)围绕的一个或多个导电层，诸如金属层(例如，w、co、cu或al)或硅化物层。在一些实施例中，围绕每个第四触点719形成包括电介质的间隔体，以将第四触点719与半导体层708电绝缘。

如图7a和7b中所示，多个电容器结构720可以基于上述组件形成于3d半导体器件700中。与3d半导体器件400、500和600不同，3d半导体器件700可以不包括多个电介质切口，每个电介质切口贯穿半导体层708垂直地延伸，以将半导体层708分隔成用于形成电容器结构720的多个半导体块。要理解的是，在一些示例中，电介质切口或类似结构仍可以形成于3d半导体器件700中，例如，以从半导体层708分隔出可以在其中形成电容器结构720的区域，然而，这可能不直接地对电容器结构720的形成做出贡献。

在一些实施例中，一对相邻的第一触点704、横向地位于一对相邻的第一触点704之间的第一ild层702的部分被配置为形成对应于图3中的c1的第一电容器；与一对相邻的第一触点704接触的一对相邻的第四触点719，以及位于一对相邻的第四触点719之间的第二ild层714的部分被配置为形成对应于图3中的c3的第三电容器。在一些实施例中，第一和第三电容器是并联的。换言之，一对相邻的第一触点704、横向地位于一对相邻的第一触点704之间的第一ild层702的部分、与一对相邻的第一触点604接触的一对相邻的第四触点719，以及横向地位于一对相邻的第四触点719之间的第二ild层714的部分被配置为形成包括并联的第一和第三电容器的电容器结构720。可以通过互连层706向每个电容器结构720的电容器电极(例如，该对第一触点704和该对第四触点719)施加电压，以及电荷可以被存储于电容器电介质(例如，分别横向地位于该对第一触点704与该对第四触点719之间的第一ild层702的部分和第二ild层714的部分)中。电容器结构720的电容可以通过各种因素确定，包括但不限于第一触点704和第四触点719的尺寸，以及第一ild层702和第二ild层714的材料。

图8a-8f根据本公开内容各实施例示出了用于形成具有片上电容器的各示例性3d半导体器件的制造过程。图9a-9c根据本公开内容一些实施例示出了用于形成具有片上电容器的示例性3d半导体器件的各种方法901、903和905的流程图。图10根据本公开内容一些实施例示出了用于形成具有片上电容器的另一示例性3d半导体器件的方法1000的流程图。图8a-8f、9a-9c和10中所描绘的3d半导体器件的示例包括图4a、4b、5a、5b、6a、6b、7a和7b中所描绘的3d半导体器件400、500、600和700。将一起描述图8a-8f、9a-9c和10。要理解的是，方法901、903、905和1000中所示的操作不是穷举性的，并且还可以在示出的操作中的任何操作之前、之后或之间执行其它操作。此外，可以同时地或以与图9a-9c和10所示不同的次序执行操作中的一些操作。

参考图9a-9c，方法901、903和905中的每一者开始于操作902，其中在衬底的第一侧上形成第一ild层。衬底可以是硅衬底。第一侧可以是衬底的前侧。在一些实施例中，第一ild层包括氧化硅。如图8a中所示，在硅衬底802的前侧上形成ild层804。可以通过使用一种或多种薄膜沉积工艺来沉积一个或多个电介质层(诸如氧化硅层和/或氮化硅层)来形成ild层804，所述薄膜沉积工艺包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任意组合。

方法901、903和905中的每一者进行到操作904，如图9a-9c所示，在其中形成多个第一触点，每个第一触点贯穿第一ild层垂直地延伸并且与衬底接触。在一些实施例中，多个第一触点包括多个平行的壁形触点。在一些实施例中，在衬底的第一侧上形成存储堆叠体，以及形成多个沟道结构，每个沟道结构贯穿存储堆叠体垂直地延伸并且与衬底接触。第一ild层的厚度可以等于或大于存储堆叠体的厚度。在一些实施例中，在用于形成多个第一触点的相同工艺中，形成与存储堆叠体接触的多个字线触点。

如图8a所示，形成贯穿ild层804垂直地延伸以与硅衬底802的前侧接触的触点806。根据一些实施例，为了形成触点806，首先使用干法蚀刻和/或湿法蚀刻(诸如反应离子蚀刻(rie))来将触点开口(诸如沟槽)蚀刻贯穿ild层804、停止于硅衬底802的前侧。然后可以使用一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任意组合)将导电材料沉积在ild层804上并且沉积到触点开口中，以形成粘合剂/势垒层和填充每个触点开口的触点内核。在一些实施例中，执行平坦化工艺(诸如蚀刻和/或cmp)，以去除过剩的导电材料并使ild层804和触点806的顶表面平坦化。

尽管图8a中未示出，但要理解的是，在其中形成3d存储器件(例如，图1中的3d存储器件100)的一些示例中，也可以在硅结构802的前侧上形成存储堆叠体(例如，图1中的存储堆叠体114)，以便可以在存储堆叠体外部的外围区域中形成触点806。也可以形成沟道结构(例如，图1中的沟道结构124)，每个沟道结构贯穿存储堆叠体垂直地延伸。在一些实施例中，在用于形成触点806的相同工艺中，形成与存储堆叠体接触的字线触点(例如，图1中的字线局部触点152)，使得触点806的形成不向制造流程中引入额外工艺。在一些实施例中，ild层804的厚度和触点806的深度基于存储堆叠体的厚度确定，以确保ild层804的厚度等于或大于存储堆叠体的厚度。

如图8b中所示，互连层807形成于触点806上方并且与其接触。可以通过使用一种或多种薄膜沉积工艺(诸如cvd、pvd、ald或其任意组合)在ild层804的顶部沉积电介质材料(诸如氧化硅或氮化硅)，来在ild层804上形成另一个ild层(未示出)。可以通过使用湿法蚀刻和/或干法蚀刻(例如，rie)来将触点开口蚀刻贯穿ild层，接着使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其它合适的工艺或其任意组合)来利用导电材料填充触点开口，从而形成互连。

方法901、903和905中的每一者进行到操作906，如图9a-9c中所示，其中从与衬底第一侧相对的第二侧对衬底进行减薄。第二侧可以是衬底的后侧。如图8c所示，将硅衬底802(图8b中所示)和在其上形成的组件(例如，ild层804和触点806)上下翻转，以及使用一种或多种减薄工艺(诸如cmp、研磨和蚀刻)从其后侧进行减薄，以形成半导体层(即，减薄的硅衬底802)。

方法901、903和905中的每一者进行到操作908，如图9a-9c所示，其中，形成多个电介质切口，每个电介质切口贯穿减薄的衬底垂直地延伸，以将减薄的衬底分隔成多个半导体块，使得多个半导体块分别与多个第一触点接触。在一些实施例中，多个电介质切口包括多个平行的壁形电介质切口，每个壁形电介质切口贯穿减薄的衬底垂直地延伸并且横向地延伸，以形成横向地交错的电介质切口和半导体块。在图9a所示的一些实施例中，由此在3d半导体器件(例如，图4a和4b中的3d半导体器件400)中形成电容器结构。电容器结构可以包括第一电容器，第一电容器具有一对第一触点以及其之间的第一ild层的部分。该电容器结构还可以包括第二电容器，该第二电容器具有一对半导体块以及其之间的电介质切口。

如图8c所示，形成贯穿减薄的硅衬底802垂直地延伸以与ild层804接触的电介质切口808。电介质切口808可以将减薄的硅衬底802分隔成分别的半导体块810，使得半导体块810分别与触点806接触。根据一些实施例，为了形成电介质切口808，首先基于触点806的位置来使用光刻工艺对切口开口(诸如沟槽)进行图案化，使得由切口开口分隔的所得半导体块810分别与触点806对齐。根据一些实施例，然后可以使用干法蚀刻和/或湿法蚀刻(诸如rie)，将图案化的切口开口蚀刻贯穿减薄的硅衬底802、停止于ild层804。然后可以使用一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任意组合)来将电介质材料沉积在减薄的硅衬底802的后侧上并且沉积到切口开口中。在一些实施例中，执行平坦化工艺(诸如蚀刻和/或cmp)，以去除过剩的电介质材料并且使减薄的硅衬底802和电介质切口808的顶表面平坦化。

方法903和905中的每一者进行到操作910，如图9b和9c所示，其中，在减薄的衬底的第二侧上形成第二ild层。在一些实施例中，第二ild层包括氧化硅。如图8d和8e中所示，在减薄的硅衬底802的后侧上形成ild层812。可以通过使用一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任意组合)沉积一个或多个电介质层(诸如氧化硅层和/或氮化硅层)来形成ild层812。

方法903从操作910进行到操作912，如图9b中所示，其中，形成多个第二触点，每个第二触点贯穿第二ild层垂直地延伸第二触点，使得多个半导体块中的每个半导体块与第二触点中的一个或多个第二触点接触。在一些实施例中，多个第二触点包括多个via触点。在一些实施例中，在用于形成多个第二触点的相同工艺中，形成贯穿第二ild层垂直地延伸并且与减薄的衬底接触的源极触点。由此在3d半导体器件(例如，图5a和5b中的3d半导体器件500)中形成电容器结构。电容器结构可以包括第一电容器，第一电容器具有一对第一触点以及其之间的第一ild层的部分。该电容器结构还可以包括第二电容器，该第二电容器具有一对半导体块以及其之间的电介质切口。电容器还可以包括第三电容器，第三电容器具有一对第二触点组以及其之间的第二ild层的部分。

如图8d所示，形成贯穿ild层812垂直地延伸以与减薄的硅衬底802的半导体块810接触的触点814。根据一些实施例，为了形成触点814，首先基于半导体块810的位置来使用光刻工艺对触点开口(诸如via孔)进行图案化，使得每个半导体块810与相应的一组的触点开口对齐。根据一些实施例，然后可以使用干法蚀刻和/或湿法蚀刻(诸如rie)，将图案化的触点开口蚀刻贯穿ild层812、停止于减薄的硅衬底802。然后可以使用一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任意组合)将导电材料沉积在ild层812上并且沉积到触点开口中，以形成粘合剂层/势垒层和每个触点814的触点内核。在一些实施例中，执行平坦化工艺(诸如蚀刻和/或cmp)，以去除过剩的导电材料并且使ild层812和触点814的顶表面平坦化。在一些实施例中，在用于形成触点814的相同工艺中，形成贯穿ild层812并且与减薄的硅衬底802接触的源极触点(例如，图1中的后侧源极触点132)，使得触点814的形成不向制造流程中引入额外工艺。

或者，方法905从操作910进行到操作914，如图9c中所示，其中，形成多个第三触点，每个第三触点贯穿第二ild层和减薄的衬底垂直地延伸，使得多个第一触点中的每个第一触点与第三触点中的一个或多个第三触点接触。在一些实施例中，多个第三触点包括多个via触点。在一些实施例中，在用于形成多个第三触点的相同工艺中，形成贯穿第二ild层和减薄的衬底垂直地延伸的焊盘触点，以及形成位于焊盘触点上方并且与其接触的触点焊盘。由此在3d半导体器件(例如，图6a和6b中的3d半导体器件600)中形成电容器结构。电容器结构可以包括第一电容器，第一电容器具有一对第一触点以及其之间的第一ild层的部分。该电容器结构还可以包括第二电容器，该第二电容器具有一对半导体块以及其之间的电介质切口。电容器还可以包括第三电容器，第三电容器具有一对第三触点组以及其之间的第二ild层的部分。

如图8e所示，形成贯穿ild层812和减薄的硅衬底802垂直地延伸以与触点806接触的触点816。根据一些实施例，为了形成触点816，首先基于触点806的位置来使用光刻工艺对触点开口(诸如via孔)进行图案化，使得每个触点806与相应的一组的触点开口对齐。根据一些实施例，然后可以使用干法蚀刻和/或湿法蚀刻(诸如rie)，将图案化的触点开口蚀刻贯穿ild层812和减薄的硅衬底802、停止于触点806。然后可以使用一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任意组合)将导电材料沉积在ild层812上并且沉积到触点开口中，以形成粘合剂层/势垒层和每个触点816的触点内核。在一些实施例中，首先将电介质材料沉积到触点开口中以形成间隔体。在一些实施例中，执行平坦化工艺(诸如蚀刻和/或cmp)，以去除过剩的导电材料并且使ild层812和触点816的顶表面平坦化。在一些实施例中，在用于形成触点816的相同工艺中，形成贯穿ild层812和减薄的硅衬底802的焊盘触点(例如，图1中的触点144)，使得触点816的形成不向制造流程中引入额外工艺。然后可以形成位于焊盘触点上方并且与其接触的触点焊盘(例如，图1中的触点焊盘140)。

参考图10，方法1000开始于操作1002，其中，在衬底的第一侧上形成第一ild层。第一衬底可以是硅衬底。第一侧可以是衬底的前侧。在一些实施例中，第一ild层包括氧化硅。如图8a中所示，在硅衬底802的前侧上形成ild层804。可以通过使用一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任意组合)沉积一个或多个电介质层(诸如氧化硅层和/或氮化硅层)来形成ild层804。

方法1000进行到操作1004，如图10所示，在其中形成多个第一触点，每个第一触点贯穿第一ild层垂直地延伸并且与衬底接触。在一些实施例中，多个第一触点包括多个平行的壁形触点。在一些实施例中，在衬底的第一侧上形成存储堆叠体，以及形成多个沟道结构，每个沟道结构贯穿存储堆叠体垂直地延伸以及与衬底接触。第一ild层的厚度可以等于或大于存储堆叠体的厚度。在一些实施例中，在用于形成多个第一触点的相同工艺中，形成与存储堆叠体接触的多个字线触点。

如图8a所示，形成贯穿ild层804垂直地延伸以与硅衬底802的前侧接触的触点806。根据一些实施例，为了形成触点806，首先使用干法蚀刻和/或湿法蚀刻(例如rie)来将触点开口(例如沟槽)蚀刻贯穿ild层804、停止于硅衬底802的前侧。然后可以使用一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任意组合)将导电材料沉积在ild层804上并且沉积到触点开口中，以形成粘合剂/势垒层和填充每个触点开口的触点内核。在一些实施例中，执行平坦化工艺(诸如蚀刻和/或cmp)，以去除过剩的导电材料并且使ild层804和触点806的顶表面平坦化。

尽管图8a中未示出，但要理解的是，在其中形成3d存储器件(例如，图1中的3d存储器件100)的一些示例中，也可以在硅结构802的前侧上形成存储堆叠体(例如，图1中的存储堆叠体114)，以便可以在存储堆叠体外部的外围区域中形成触点806。也可以形成沟道结构(例如，图1中的沟道结构124)，每个沟道结构贯穿存储堆叠体垂直地延伸。在一些实施例中，在用于形成触点806的相同工艺中，形成与存储堆叠体接触的字线触点(例如，图1中的字线局部触点152)，使得触点806的形成不向制造流程中引入额外工艺。在一些实施例中，ild层804的厚度和触点806的深度是基于存储堆叠体的厚度来确定的，以确保ild层804的厚度等于或大于存储堆叠体的厚度。

如图8b中所示，互连层807形成于触点806上方并且与其接触。可以通过使用一种或多种薄膜沉积工艺(诸如cvd、pvd、ald或其任意组合)在ild层804的顶部沉积电介质材料(诸如氧化硅或氮化硅)，来在ild层804上形成另一个ild层(未示出)。可以通过使用湿法蚀刻和/或干法蚀刻(例如，rie)，将触点开口蚀刻贯穿ild层，接着使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其它合适的工艺或其任意组合)来利用导电材料填充触点开口，从而形成互连。

方法1000进行到操作1006，如图10中所示，其中从与衬底第一侧相对的第二侧对衬底进行减薄。第二侧可以是衬底的后侧。如图8c所示，将硅衬底802(图8b中所示)和在其上形成的组件(例如，ild层804和触点806)上下翻转，以及使用一种或多种减薄工艺，(例如cmp、研磨和蚀刻)从其后侧进行减薄，以形成半导体层(即，减薄的硅衬底802)。

方法1000进行到操作1008，如图10所示，其中，在减薄的衬底的第二侧上形成第二ild层。在一些实施例中，第二ild层包括氧化硅。如图8f中所示，在减薄的硅衬底802的后侧上形成ild层812。可以通过使用一种或多种薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任意组合)沉积一个或多个电介质层(例如氧化硅层和/或氮化硅层)来形成ild层812。

方法1000进行到操作1010，如图10所示，其中，形成多个第二触点，每个第二触点贯穿第二ild层和减薄的衬底垂直地延伸并且分别与多个第一触点接触。在一些实施例中，多个第二触点包括多个壁形触点。在一些实施例中，在用于形成多个第二触点的相同工艺中，形成贯穿第二ild层和减薄的衬底垂直地延伸的焊盘触点，以及形成位于焊盘触点上方并且与其接触的触点焊盘。由此在3d半导体器件(例如，图7a和7b中的3d半导体器件700)中形成电容器结构。电容器结构可以包括第一电容器，第一电容器具有一对第一触点以及其之间的第一ild层的部分。电容器还可以包括第三电容器，第三电容器具有一对第二触点以及其之间的第二ild层的部分。

如图8f所示，形成贯穿ild层812和减薄的硅衬底802垂直地延伸以与触点806接触的触点818。根据一些实施例，为了形成触点818，首先基于触点806的位置来使用光刻工艺对触点开口(诸如沟槽)进行图案化，使得每个触点806与相应触点开口对齐。根据一些实施例，然后可以使用干法蚀刻和/或湿法蚀刻(诸如rie)，将图案化的触点开口蚀刻贯穿ild层812和减薄的硅衬底802、停止于触点806。然后可以使用一种或多种薄膜沉积工艺(包括，但不限于cvd、pvd、ald或其任意组合)将导电材料沉积在ild层812上并且沉积到触点开口中，以形成粘合剂层/势垒层和每个触点818的触点内核。在一些实施例中，首先将电介质材料沉积到触点开口中以形成间隔体。在一些实施例中，执行平坦化工艺(诸如蚀刻和/或cmp)，以去除过剩的导电材料并且使ild层812和触点818的顶表面平坦化。在一些实施例中，在用于形成触点818的相同工艺中，形成贯穿ild层812和减薄的硅衬底802的焊盘触点(例如，图1中的触点144)，使得触点818的形成不向制造流程中引入额外工艺。然后可以形成位于焊盘触点上方并且与其接触的触点焊盘(例如，图1中的触点焊盘140)。

图11根据本公开内容一些实施例示出了用于操作具有片上电容器的示例性3d半导体器件的方法1100的流程图。图11中所描绘的3d半导体器件的示例包括图4a、4b、5a、5b、6a、6b、7a和7b中所描绘的3d半导体器件400、500、600和700。将参考图3描述图11。要理解的是，方法1100中所示的操作不是穷举性的，以及还可以在示出的操作中的任何操作之前、之后或之间执行其它操作。此外，可以同时地或以与图11所示不同的次序执行操作中的一些操作。

参考图11，方法1100开始于操作1102，其中，同时地对3d半导体器件中的第二和第三电容器中的至少一个电容器以及第一电容器进行充电。在一些实施例中，第二和第三电容器中的至少一个电容器以及第一电容器是并联的。3d半导体器件可以包括第一ild层、半导体层和第二ild层(例如，图3中的第一ild层302、半导体层304和第二ild层306)的堆叠体。如图3中所示，各自贯穿第一ild层302垂直地延伸的一对第一触点以及其之间的第一ild层302的部分可以被配置为形成第一电容器c1，可以通过在该对第一触点上施加电压来对第一电容器充电。由半导体层304的贯穿半导体层304垂直地延伸的电介质切口分隔的一对部分以及其之间的电介质切口可以被配置为形成第二电容器c2，可以通过在半导体层304的该对部分上施加电压来对第二电容器充电。各自贯穿第二ild层306垂直地延伸的一对第二触点以及其之间的第二ild层306的部分可以被配置为形成第三电容器c3，可以通过在该对第二触点上施加电压来对第三电容器充电。

方法1100进行到操作1104，如图11中所示，其中，同时地由第二和第三电容器中的至少一个电容器以及第一电容器来供应电压。如图3中所示，可以在第二和第三电容器c2和c3中的至少一个电容器以及第一电容器c1中存储电荷。第二和第三电容器c2和c3中的至少一个电容器以及第一电容器c1可以充当电池，以同时地供应电压，所述电压为电容器充电以根据需要释放存储的电荷。

根据本公开内容的一个方面，公开了一种用于形成半导体器件的方法。在衬底的第一侧上形成第一ild层。形成多个第一触点，每个第一触点贯穿第一ild层垂直地延伸并且与衬底接触。从与衬底的第一侧相对的第二侧对衬底进行减薄。形成多个电介质切口，每个电介质切口贯穿减薄的衬底垂直地延伸，以将减薄的衬底分隔成多个半导体块，使得多个半导体块分别与多个第一触点接触。

在一些实施例中，多个第一触点包括多个平行的壁形触点。

在一些实施例中，多个电介质切口包括多个平行的壁形电介质切口，每个平行的壁形电介质切口贯穿半导体层垂直地延伸并且横向地延伸，以形成横向地交错的电介质切口和半导体块。

在一些实施例中，多个电介质切口包括多个平行的壁形电介质切口，每个平行的壁形电介质切口贯穿减薄的衬底垂直地延伸并且横向地延伸，以形成横向地交错的电介质切口和半导体块。

在一些实施例中，在对衬底进行减薄之前，在衬底的第一侧上形成存储叠堆体，以及形成多个沟道结构，每个沟道结构贯穿存储叠堆体垂直地延伸并且与衬底接触。在一些实施例中，在存储叠堆体外部的外围区域中形成多个第一触点。

在一些实施例中，第一ild层的厚度等于或大于存储堆叠体的厚度。

在一些实施例中，在用于形成多个第一触点的相同工艺中，形成与存储叠堆体接触的多个字线触点。

在一些实施例中，在减薄的衬底的第二侧上形成第二ild层，以及形成多个第二触点，每个第二触点贯穿第二ild层垂直地延伸，使得多个半导体块中的每个半导体块与第二触点中的一个或多个第二触点接触。

在一些实施例中，多个第二触点包括多个via触点。

在一些实施例中，在用于形成多个第二触点的相同工艺中，形成贯穿第二ild层垂直地延伸并且与减薄的衬底接触的源极触点。

在一些实施例中，在减薄的衬底的第二侧上形成第二ild层，以及形成多个第三触点，每个第三触点贯穿第二ild层和减薄的衬底垂直地延伸，使得多个第一触点中的每个第一触点与第三触点中的一个或多个第三触点接触。

在一些实施例中，多个第三触点包括多个via触点。

在一些实施例中，在用于形成多个第三触点的相同工艺中，形成贯穿第二ild层和减薄的衬底垂直地延伸的焊盘触点，以及形成位于焊盘触点上方并且与其接触的触点焊盘。

根据本公开内容的另一个方面，公开了一种用于形成半导体器件的方法。在衬底的第一侧上形成第一ild层。形成多个第一触点，每个第一触点贯穿第一ild层垂直地延伸并且与衬底接触。从与衬底的第一侧相对的第二侧对衬底进行减薄。在减薄的衬底的第二侧上形成第二ild层。形成多个第二触点，每个第二触点贯穿第二ild层和减薄的衬底垂直地延伸并且分别与多个第一触点接触。

在一些实施例中，多个第一触点包括多个平行的壁形触点，以及多个第二触点包括多个平行的壁形触点。

在一些实施例中，在对衬底进行减薄之前，在衬底的第一侧上形成存储叠堆体，以及形成多个沟道结构，每个沟道结构贯穿存储叠堆体垂直地延伸并且与衬底接触。在存储叠堆体外部的外围区域中形成多个第一触点。

在一些实施例中，第一ild层的厚度等于或大于存储叠堆体的厚度。

在一些实施例中，在用于形成多个第一触点的相同工艺中，形成与存储叠堆体接触的多个字线触点。

在一些实施例中，在用于形成多个第三触点的相同工艺中，形成贯穿第二ild层和减薄的衬底垂直地延伸的焊盘触点，以及形成位于焊盘触点上方并且与其接触的触点焊盘。

根据本公开内容的另一方面，公开了一种用于操作3d半导体器件的方法，该3d半导体器件包括第一ild层、半导体层和第二ild层的堆叠体，以及电容器结构。同时地对第二电容器或第三电容器中的至少一个电容器以及第一电容器充电。通过在一对第一触点上施加电压来对第一电容器充电，每个第一触点贯穿第一ild层垂直地延伸。通过在半导体层的由贯穿半导体层垂直地延伸的电介质切口分隔的一对部分上施加电压来对第二电容器充电。通过在一对第二触点上施加电压来对第三电容器充电，每个第二触点贯穿第二ild层垂直地延伸。

在一些实施例中，第二电容器或第三电容器中的至少一个电容器以及第一电容器是并联的。

对特定实施例的上述说明将揭示本公开内容的一般性质，使得他人在不需要过度实验和不背离本公开内容的一般概念的情况下，能够通过应用本领域技术范围内的知识容易地对这样的特定实施例的各种应用进行修改和/或调整。因此，基于本文给出的教导和指导，这样的调整和修改旨在处于本文所公开的实施例的等效物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是限制，使得本说明书的术语或措辞要由技术人员按照所述教导和指导来解释。

上文已经借助于功能构建块描述了本公开内容的实施例，功能构建块示出了指定功能以及其关系的实现方式。在本文中出于方便描述的目的已经任意地定义了这些功能构建块的边界。只要适当地执行其指定功能和关系，则可以定义替代的边界。

发明内容和摘要部分可以阐述发明人构思的本公开内容的一个或多个示例性实施例，但未必全部的示例性实施例，以及因此，不意在以任何方式限制本公开内容和所附权利要求。

本公开内容的广度和范围不应受上述示例性实施例中的任何示例性实施例的限制，但应当仅根据下文的权利要求及其等效物来限定。