阵列基板、显示面板及显示装置的制作方法

本申请涉及显示面板技术领域，具体而言，本申请涉及一种阵列基板、显示面板及显示装置。

背景技术：

oled(organiclight-emittingdiode，有机发光二极管)和量子点等显示技术的像素电路结构中，众多tft(thinfilmtransistor，薄膜晶体管)排列及现有曝光机的曝光精度限制了ppi(pixelsperinch，像素密度)的进一步提升。

目前，现有的阵列基板的各子像素单元的复位是单独进行，需要每个像素单元布局一个tft以及复位信号线，不利于节省空间，从而不能在有限的布局空间内提升ppi。

技术实现要素：

本申请针对现有方式的缺点，提出一种阵列基板、显示面板及显示装置，用以解决现有技术存在的不利于节省空间或不能在有限的布局空间内提升ppi的技术问题。

第一方面，本申请实施例提供一种阵列基板，包括：阵列排布的多个子像素单元；

子像素单元包括像素电路结构和发光器件；

像素电路结构包括驱动晶体管、第一复位晶体管和第二复位晶体管；

每个晶体管包括层叠设置的有源结构、第一绝缘结构和第一金属层结构；

第i行子像素单元的第一复位晶体管的有源结构，与第i行子像素单元的发光器件的阳极电连接，并与第i+1行子像素单元的第二复位晶体管的有源结构电连接；子像素单元中，驱动晶体管的第一金属层结构与第二复位晶体管的有源结构电连接；i≥1，且为整数。

在一个可能的实现方式中，子像素单元还包括层叠的第二绝缘结构、第二金属层结构、第一层间介电层结构和第三金属层结构；

子像素单元中，驱动晶体管的第一金属层结构与子像素单元的第三金属层结构的一端电连接，第三金属层结构的另一端与第二复位晶体管的有源结构电连接；

第三金属层结构的一端在子像素单元的基板上的正投影，与驱动晶体管的第一金属层结构在基板上的正投影至少部分重合，且在至少部分重合区域处的第二绝缘结构和第一层间介电层结构开设有第一过孔；

第三金属层结构的一端通过第一过孔与驱动晶体管的第一金属层结构电连接；

第三金属层结构的另一端在基板上的正投影，与第二复位晶体管的有源结构在基板上的正投影至少部分重合，且在至少部分重合区域处的第一绝缘结构、第二绝缘结构和第一层间介电层结构开设有第二过孔；

第三金属层结构的另一端通过第二过孔与第二复位晶体管的有源结构电连接。

在一个可能的实现方式中，子像素单元还包括层叠的第二层间介电层结构和第四金属层结构；

第一层间介电层结构和第二层间介电层结构开设有第三过孔；

第四金属层结构通过第三过孔与第二金属层结构电连接。

在一个可能的实现方式中，每个子像素单元中，子像素单元的一个第一金属层结构包括驱动晶体管的第一金属层结构；

每个子像素单元还包括层叠的第二绝缘结构、第二金属层结构、第一层间介电层结构、第三金属层结构、第二层间介电层结构和第四金属层结构；

第二金属层结构在基板上的正投影，与一个第一金属层结构在基板上的正投影部分重合，正投影重合的部分形成第一电容；

第三金属层结构在基板上的正投影，与第二金属层结构在基板上的正投影部分重合，正投影重合的部分形成第二电容；

第四金属层结构在基板上的正投影，与第三金属层结构在基板上的正投影部分重合，正投影重合的部分形成第三电容。

在一个可能的实现方式中，第三金属层结构作为复位信号线，接收复位信号；

第四金属层结构作为电源线，接收电压。

在一个可能的实现方式中，子像素单元还包括层叠的第三绝缘结构、第五金属层结构、第三层间介电层结构、第六金属层结构、第四层间介电层结构和第七金属层结构；

子像素单元中，驱动晶体管的第一金属层结构与子像素单元的第七金属层结构的一端电连接，第七金属层结构的另一端与第二复位晶体管的有源结构电连接；

第七金属层结构的一端在子像素单元的基板上的正投影，与驱动晶体管的第一金属层结构在基板上的正投影至少部分重合，且在至少部分重合区域处的第三绝缘结构、第三层间介电层结构和第四层间介电层结构开设有第四过孔；

第七金属层结构的一端通过第四过孔与驱动晶体管的第一金属层结构电连接；

第七金属层结构的另一端在基板上的正投影，与第二复位晶体管的有源结构在基板上的正投影至少部分重合，且在至少部分重合区域处的第三绝缘结构、第三层间介电层结构和第四层间介电层结构开设有第五过孔；

第七金属层结构的另一端通过第五过孔与第二复位晶体管的有源结构电连接。

在一个可能的实现方式中，第三层间介电层结构开设有第六过孔；

第六金属层结构通过第六过孔与第五金属层结构电连接。

在一个可能的实现方式中，第五金属层结构在基板上的正投影，与第一金属层结构在基板上的正投影部分重合，正投影重合的部分形成第四电容；

第七金属层结构在基板上的正投影，与第六金属层结构在基板上的正投影部分重合，正投影重合的部分形成第五电容。

在一个可能的实现方式中，第七金属层结构作为复位信号线，接收复位信号；

第六金属层结构作为电源线，接收电压。

在一个可能的实现方式中，第i行子像素单元的第一复位晶体管的第一金属层结构，与第i+1行子像素单元的第二复位晶体管的第一金属层结构，都属于第i+1行子像素单元的同一个第一金属层结构。

第二方面，本申请实施例提供一种显示面板，包括：如第一方面的阵列基板。

第三方面，本申请实施例提供一种显示装置，包括：如第一方面的阵列基板或如第二方面的显示面板。

本申请实施例提供的技术方案带来的有益技术效果至少包括：

本申请实施例的阵列基板的第i行子像素单元的第一复位晶体管的有源结构，与第i行子像素单元的发光器件的阳极电连接，并与第i+1行子像素单元的第二复位晶体管的有源结构电连接，驱动晶体管的第一金属层结构与第二复位晶体管的有源结构电连接。这种电连接方式使得下一行的第二复位晶体管通过上一行第一复位晶体管与上一行的发光器件的阳极相连，从而实现对下一行驱动晶体管的栅极和对上一行的发光器件的阳极同时复位，不需要每个像素单元布局一个tft以及复位信号线对应复位，有利于节省空间，提升ppi。

而且，本申请实施例的第一复位晶体管的有源结构，与第i行子像素单元的发光器件的阳极电连接，并与第i+1行子像素单元的第二复位晶体管的有源结构电连接，驱动晶体管的第一金属层结构与第二复位晶体管的有源结构电连接，相当于在上一行的发光器件的阳极与下一行的驱动晶体管的第一金属层结构之间的有源结构和第一金属层结构，对应形成上一行的第一复位晶体管，减少了过孔设置，节省了布局空间，提升ppi。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种阵列基板的框架结构示意图；

图2为本申请实施例提供的一种阵列基板的像素电路结构的第i行子像素单元和第i+1行子像素单元的等效电路的示意图；

图3为图2中的等效电路的各信号的时序图；

图4为本申请实施例提供的一种第i行子像素单元和第i+1行子像素单元的像素电路结构的有源结构的结构示意图；

图5为本申请实施例提供的一种第i行子像素单元和第i+1行子像素单元的像素电路结构的有源结构和第一金属层结构的结构示意图；

图6为本申请实施例提供的一种第i行子像素单元和第i+1行子像素单元的像素电路结构的结构示意图；

图7为本申请实施例提供的一种阵列基板的像素电路结构的膜层结构示意图，是三个电容形成并联结构的实施例的膜层结构示意图；

图8为本申请实施例提供的另一种阵列基板的像素电路结构的膜层结构示意图，是两个电容形成并联结构的实施例的膜层结构示意图；

图9为本申请实施例提供的与图7所示的膜层结构示意图相对应的一种阵列基板的像素电路结构的膜层结构示意图；

图10为本申请实施例提供的与图8所示的膜层结构示意图相对应的另一种阵列基板的像素电路结构的膜层结构示意图；

图11为本申请实施例提供的一种阵列基板的制备方法的流程图；

图12a至12g依次为本申请实施例提供的一种阵列基板的一个子像素单元的第一有源层、第一金属层、第二金属层、第一层间介电层、第三金属层、第二层间介电层以及第四金属层制备完成后的结构示意图，是三个电容形成并联结构的实施例的各膜层制备完成后的结构示意图；

图13a为图12a的有源层和图12b第一金属层制备完成后的膜层结构示意图；

图13b为在图13a的膜层结构的基础上制备图12c的第二金属层完成后的膜层结构示意图；

图13c为在图13b的膜层结构的基础上制备图12d的第一层间介电层和图12e的第三金属层完成后的膜层结构示意图；

图13d为在图13c的膜层结构的基础上制备图12f的第二层间介电层和图12g的第四金属层完成后的膜层结构示意图；

图14a至14g依次为本申请实施例提供的一种阵列基板的多个子像素单元的第一有源层、第一金属层、第二金属层、第一层间介电层、第三金属层、第二层间介电层以及第四金属层制备完成后的结构示意图，是三个电容形成并联结构的实施例的各膜层制备完成后的结构示意图；

图15a至15g依次为本申请实施例提供的另一种阵列基板的一个子像素单元的第二有源层、第一金属层、第五金属层、第三层间介电层、第六金属层、第四层间介电层以及第七金属层制备完成后的结构示意图，是两个电容形成并联结构的实施例的各膜层制备完成后的结构示意图；

图16a为图15a和图15b的有源层和第一金属层制备完成后的膜层结构示意图；

图16b为在图16a的膜层结构的基础上制备图15c的第五金属层完成后的膜层结构示意图；

图16c为在图16b的膜层结构的基础上制备图15d的第三层间介电层和图15e的第六金属层完成后的膜层结构示意图；

图16d为在图16c的膜层结构的基础上制备图15f的第四层间介电层和图15g的第七金属层完成后的膜层结构示意图；

图17a至17g依次为本申请实施例提供的另一种阵列基板的多个子像素单元的第二有源层、第一金属层、第五金属层、第三层间介电层、第六金属层、第四层间介电层以及第七金属层制备完成后的结构示意图，是两个电容形成并联结构的实施例的各膜层制备完成后的结构示意图。

附图标记：

100-子像素单元；

111-驱动晶体管、112-第一复位晶体管、113-第二复位晶体管；

1101-有源结构；

1102-第一绝缘结构、1103-第一金属层结构、1104-第二绝缘结构、1105-第二金属层结构、11051-第一开孔、1106-第一层间介电层结构、1107-第三金属层结构、1108-第二层间介电层结构、1109-第四金属层结构；

1110-第三绝缘结构、1111-第五金属层结构、11111-第二开孔、1112-第三层间介电层结构、1113-第六金属层结构、1114-第四层间介电层结构、1115-第七金属层结构；

1120-基板；

120-发光器件；

c1-第一电容、c2-第二电容、c3-第三电容、c4-第四电容、c5-第五电容；

101-第一过孔、102-第二过孔、103-第三过孔、104-第四过孔、105-第五过孔、106-第六过孔；

107-第一连接部、108-第二连接部、109-第三连接部、110-第四连接部、10a-第五连接部、10b-第六连接部；

1001a-第一有源层、1001b-第二有源层、1002-第一绝缘层、1003-第一金属层、1004-第二绝缘层、1005-第二金属层、1006-第一层间介电层、1007-第三金属层、1008-第二层间介电层、1009-第四金属层、1010-第三绝缘层、1011-第五金属层、1012-第三层间介电层、1013-第六金属层、1014-第四层间介电层、1015-第七金属层；

1103a-第一金属层1003的第一金属结构、1103b-第一金属层1003的第二金属结构、1103c-第一金属层1003的第三金属结构、1103d-第一金属层1003的第四金属结构；

1107a-第三金属层1007的第一金属结构、1107b-第三金属层1007的第二金属结构、1107c-第三金属层1007的第三金属结构；

1109a-第四金属层1009的第一金属结构、1109b-第四金属层1009的第二金属结构；

1113a-第六金属层1013的第一金属结构、1113b-第六金属层1013的第二金属结构；

1115a-第七金属层1015的第一金属结构、1115b-第七金属层1015的第二金属结构、1115c-第七金属层1015的第三金属结构、1115d-第七金属层1015的第四金属结构、1115e-第七金属层1015的第五金属结构。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

本申请实施例提供一种阵列基板，参见图1所示，该阵列基板包括：阵列排布的多个子像素单元100。

可选地，参见图1所示，示出了相邻的两个子像素单元100的框架结构，每个子像素单元100包括像素电路结构和发光器件120。像素电路结构包括驱动晶体管111、第一复位晶体管112和第二复位晶体管113。

可选地，参见图7和图8所示，每个晶体管包括层叠设置的有源结构1101、第一绝缘结构1102和第一金属层结构1103。

可选地，参见图2所示，第i行子像素单元100的第一复位晶体管112的有源结构1101，与第i行子像素单元100的发光器件120的阳极电连接，并与第i+1行子像素单元100的第二复位晶体管113的有源结构1101电连接；驱动晶体管111的第一金属层结构1103与第二复位晶体管113的有源结构1101电连接；i≥1，且为整数。

可选地，每个晶体管的第一金属层结构1103作为每个晶体管的栅极结构。同一个第一金属层结构1103包括至少一个晶体管的栅极结构，栅极结构作为晶体管的栅极。

参见图4至图6所示，第一方向a为箭头所示的方向，第二方向b为箭头所示的方向，多个子像素单元100沿第一方向a排列形成一行子像素单元100，多个子像素单元100沿第二方向b排列形成一列子像素单元100，多行子像素单元100沿第二方向b排列形成多行多列的阵列排布的多个子像素单元100。结合图2所示，第i行子像素单元100为沿第一方向a延伸的任意一行，第i+1行子像素单元100为在第二方向b上，与第i行子像素单元100相邻的下一行子像素单元100。

本申请实施例的像素电路结构中的晶体管的电连接方式使得下一行的第二复位晶体管113通过上一行的第一复位晶体管112与上一行的发光器件120的阳极相连，实现对下一行驱动晶体管111的栅极和对上一行的发光器件120的阳极同时复位。

可选地，参见图2所示，提供一种阵列基板的相邻两行的像素电路结构对应的电路图，驱动晶体管111具体为开关器件t2，第一复位晶体管112具体为开关器件t7，第二复位晶体管113具体为开关器件t6。开关器件t6的控制极与控制极信号线gate电连接，开关器件t6的第一极用于接收复位信号，下一行的开关器件t6的第二极与下一行的开关器件t2的控制极、上一行的开关器件t7的第一极电连接，上一行的开关器件t7的第二极与上一行的发光器件120的阳极电连接。

可选地，参见图2所示，发光器件120选用oled器件，可用于内部补偿oled背板的像素结构设计。发光器件120也采用量子点显示技术，例如选用量子点发光二极管qled。

可选地，参见图2所示，示出了第i行子像素单元和第i+1行子像素单元的等效电路图，每行子像素单元100包括七个开关器件和电容cst，七个开关器件分别为开关器件t1至t7，vinit、reset、gate、em、vdata，分别表示复位信号线、复位控制信号线、栅极信号线、发光控制信号线、数据信号线，对应输出复位信号vinit、复位控制信号vreset、栅极信号gate、发光信号vem、数据信号vdata；n(n)和n(n+1)表示电连接节点，vdd和elvss表示电源线，输出电压。

第i行的阳极通过第i行开关器件t7的电连接第i+1行的开关器件t6的第二极，二者均由第i行的开关器件t7的栅极信号gate同时是第i+1行的复位控制信号vreset控制，使得在布线上可以合二为一。当gate输出的栅极信号gate为有效电平时，vinit输出的复位信号vinit可以通过第i+1行的开关器件t6为第i+1行的开关器件t2的栅极复位，同时通过第i行的开关器件t7为第i行的阳极复位。

可选地，结合图2和图3所示，作为一种示例介绍本申请实施例的像素电路结构对应的等效电路的工作过程。

首先，第i+1行的开关器件t6的栅极接收reset输出的复位控制信号vreset导通时，第i+1行的开关器件t6的第一极接收vinit输出的高电平的复位信号vinit，通过第i+1行的开关器件t6的第二极向第i+1行的开关器件t2的栅极和电容cst的第一电极施加复位信号vinit，作为初始化电压，使得第i+1行的开关器件t2的栅极和电容cst初始化。同时，向第i行的开关器件t7的栅极传输第i行的gate并使得第i行的开关器件t7导通时，第i+1行的开关器件t6的第二极输出的复位信号vinit通过第i行的开关器件t7复位第i+1行的阳极。本行的reset和上一行的gate输出信号为同一时序信号。

然后，第i行的开关器件t5和开关器件t4接收栅极信号gate导通时，向开关器件t2的栅极施加vdata信号，使得施加到开关器件t2的栅极的电压是补偿电压vdata+vth，vth为开关器件t2的阈值电压。同时施加到开关器件t2栅极的补偿电压也被施加到电容cst的第一电极。随后，电容cst的第二电极施加vdd的电压vdd，向第一电极施加补偿电压vdata+vth，使得与分别施加到电容cst的两个电极的电压之间的差对应的电荷存储在电容cst中，开关器件t2导通达到预定时间。电容cst用于维持开关器件t2的电位vdata+vth的稳定。

最后，第i行的开关器件t1和开关器件t3接收em输出的发光信号vem导通时，通过开关器件t1向开关器件t2施加电压vdd。电压vdd穿过由电容cst导通的开关器件t2时，对应的vdd与通过电容cst向开关器件t2的栅极施加的电压之间的差驱动电流流经开关器件t2的第二极，驱动电流通过开关器件t3施加到阳极，驱动发光器件120发光。

可选地，参见图2所示，各开关器件均为薄膜晶体管；各开关器件的控制极为薄膜晶体管的栅极，若各开关器件的第一极为薄膜晶体管的源极，则各开关器件的第二极为薄膜晶体管的漏极。若各开关器件的第二极为薄膜晶体管的源极，则各开关器件的第一极为薄膜晶体管的漏极。若各开关器件为n型tft，则开关器件的控制极接收高电平信号导通；若各开关器件为p型tft，则开关器件的控制极接收低电平信号导通。

作为一种示例，参见图4所示，示出了与图2的电路图相匹配的第i行子像素单元100和第i+1行子像素单元100的有源结构1101，在第一方向上示出了两行子像素单元100，在第二方向b上示出了一列子像素单元100，图中c部为第二复位晶体管113(即开关器件t6)的有源结构1101，在沿第二方向b上，图中d部为第一复位晶体管112(即开关器件t7)的有源结构1101。第i行子像素单元100的第一复位晶体管112的有源结构1101与第i+1行子像素单元100的第二复位晶体管113的有源结构1101相邻。

作为一种示例，参见图5和图14b所示，示出了第i行子像素单元100和第i+1行子像素单元100中，有源结构1101和第一金属层1003的各第一金属层结构1103相对应形成各开关器件的示意图，具体示出了第i行子像素单元100和第i+1行子像素单元100的开关器件t1至t7。具体地，参见图12b所示，一个子像素单元100的第一金属层1003包括沿第二方向b布置的第一金属层1003的第一金属结构1103a、第一金属层1003的第二金属结构1103b、第一金属层1003的第三金属结构1103c和第一金属层1003的第四金属结构1103d。第一金属层的第一金属结构1103a、第一金属层的第二金属结构1103b、第一金属层的第三金属结构1103c和第一金属层的第四金属结构1103d均为第一金属层结构1103。

可选地，参见图5和图12b所示，开关器件t6处的有源结构1101与第一金属层的第一金属结构1103a相对应的部分(即开关器件t6的第一金属层的第一金属结构1103a遮挡或投影重叠部分)处为有一弯折结构，开关器件t6在有限空间下提升了晶体管长度l，助于减小开关器件t2的栅极漏电。同时，降低了开关器件t6沟道的宽长比，降低了开关器件的负载，减少了驱动电流。

可选地，参见图5所示，在第二方向b上，开关器件t7的第一极与开关器件t5第二极的投影重叠，可以使有源结构1101的有源层图形更紧凑，减少像素电路结构的面积，可提高ppi。

作为一种示例，参见图6所示，示出了与图2的电路图相匹配的第i行子像素单元100和第i+1行子像素单元100的像素电路结构，结合图1所示，在第i行子像素单元100的发光器件120的阳极anode与第i+1行的驱动晶体管111(即开关器件t2)的第一金属层结构1103之间的有源结构1101和与该有源结构1101对应的第一金属层结构1103，对应形成第一复位晶体管112(开关器件t7)，减少了过孔设置，从而节省了布局空间，提升ppi。

可选地，参见图5和图6所示，开关器件t6的有源结构1101通过过孔和复位信号线vinit电连接，与现有结构中需要两个过孔及跨接结构相比，可以减少过孔数量，图形更紧凑，减少像素电路结构的面积，进一步提高ppi。

可选地，参见图5和图6所示，在第二方向b上，开关器件t6的有源结构1101与开关器件t2的第一金属层结构1103电连接的过孔，与开关器件t6的有源结构1101与复位信号线vinit电连接的过孔，位于开关器件t6的栅极信号线上下两侧。采用本申请实施例的设置形式，使得过孔距离较远，有效避免打孔交叠等短路不良。

可选地，参见图5和图6所示，复位信号线vinit为沿第二方向b延伸设置，并通过横向一个电连接结构与t6的有源结构1101电连接。

在一些实施例中，参见图7所示，子像素单元100还包括层叠的第二绝缘结构1104、第二金属层结构1105、第一层间介电层结构1106和第三金属层结构1107。

可选地，参见图1和图7所示，子像素单元100还包括第一金属层结构1103，第二绝缘结构1104与第一金属层结构1103接触，图示中的第一金属层结构1103可以作为驱动晶体管111的第一金属层结构1103。

可选地，参见图5和图7所示，子像素单元100中，驱动晶体管111的第一金属层结构1103与子像素单元100的第三金属层结构1107的一端电连接，第三金属层结构1107的另一端与第二复位晶体管113的有源结构1101电连接。即驱动晶体管111的第一金属层结构1103是通过第三金属层结构1107与第二复位晶体管113的有源结构1101电连接。

在一些实施例中，参见图7、图12a至图12g所示，第三金属层结构1107的一端在子像素单元100的基板1120上的正投影，与驱动晶体管111的第一金属层结构1103在基板1120上的正投影至少部分重合。在至少部分重合区域处的第二绝缘结构1104和第一层间介电层结构1106开设有第一过孔101。第三金属层结构1107的一端通过第一过孔101与驱动晶体管111的第一金属层结构1103电连接。可选地，参见图12c、12d、12e、图13c以及图4所示，第三金属层1007包括多个第三金属层结构1107，多个第三金属层结构1107包括第三金属层1007的第一金属结构1107a、第三金属层1007的第二金属结构1107b、第三金属层1007的第三金属结构1107c。第三金属层1007的第二金属结构1107b的一端通过第一过孔101与驱动晶体管111的第一金属层结构1103电连接。

在一些实施例中，参见图12d所示，第三金属层结构1107的另一端在基板1120上的正投影，与第二复位晶体管113的有源结构1101在基板1120上的正投影至少部分重合，且在至少部分重合区域处的第一绝缘结构1102、第二绝缘结构1104和第一层间介电层结构1106开设有第二过孔102。第三金属层结构1107的另一端通过第二过孔102与第二复位晶体管113的有源结构1101电连接。可选地，参见图12d、12e和图13c所示，第三金属层1007的第二金属结构1107b的另一端通过第二过孔102与第二复位晶体管113的有源结构1101电连接。

在一些实施例中，参见图7所示，子像素单元100还包括层叠的第二层间介电层结构1108和第四金属层结构1109。

参见图7所示，第一层间介电层结构1106和第二层间介电层结构1108开设有第三过孔103。第四金属层结构1109通过第三过孔103与第二金属层结构1105电连接。

可选地，参见图7所示，图中第三过孔103的形状和位置只是示意出第四金属层结构1109通过第三过孔103与第二金属层结构1105电连接，第三过孔103可以位于显示区域，也可以位于周边空白区(dummy区)。图12f为子像素单元100的第二层间介电层结构1108的结构示意图，第二层间介电层结构1108为透明度较高的结构，图中的过孔为实际应用中可以设置的一些用于结构之间电连接的过孔的示例，本实施例中第三过孔103位于周边空白区(dummy区)，所以子像素单元100的第二层间介电层结构1108中没有第三过孔103。

在一些实施例中，每个子像素单元100中，子像素单元100的一个第一金属层结构1103包括驱动晶体管111的第一金属层结构1103。

可选地，参见图7、图12a至图12g所示，每个子像素单元100还包括层叠的第二绝缘结构1104、第二金属层结构1105、第一层间介电层结构1106、第三金属层结构1107、第二层间介电层结构1108和第四金属层结构1109。

参见图7和图9所示，第二金属层结构1105在基板1120上的正投影，与一个第一金属层结构1103在基板1120上的正投影部分重合，正投影重合的部分形成第一电容c1。

第三金属层结构1107在基板1120上的正投影，与第二金属层结构1105在基板1120上的正投影部分重合，正投影重合的部分形成第二电容c2。

第四金属层结构1109在基板1120上的正投影，与第三金属层结构1107在基板1120上的正投影部分重合，正投影重合的部分形成第三电容c3。

在一些实施例中，第三金属层结构1107作为复位信号线，接收复位信号。

第四金属层结构1109作为电源线，接收电压。

可选地，第一金属层结构1103为栅极结构。

作为一种示例，参见图7所示，在本实施例中，第一金属层结构1103为gate(栅极层)1，第二绝缘结构1104为g1(gateinsulato，栅极绝缘层)2，第二金属层结构1105为gate2，第一层间介电层结构1106为ild(interlayerdielectric，层间介电层))1，第三金属层结构1107为sd(可以作为金属信号线层或源漏极层)1，第二层间介电层结构1108为ild2，第四金属层结构1109为sd2(可以包含vdd结构，作为电源线，提供电压)。第三金属层结构1107的一部分填充在第一过孔101内，第四金属层结构1109的一部分填充在第三过孔103内。第二绝缘结构1104、第一层间介电层结构1106、第二层间介电层结构1108均为绝缘层。第一电容c1、第二电容c2和第三电容c3形成并联结构，从而在有限布局空间内获得较大的存储电容，提升稳压能力。

作为一种示例，参见图9所示，采用图7所示的三个电容的结构，基板1120一侧设有有源层，有源层可以为poly层(多晶硅层)，有源层包括有源结构1101，有源结构1101可以为poly结构，第一绝缘结构1102为gi1。驱动晶体管111的源漏极由poly层形成，gate1为栅极，gate2为电容的电极板，同时可以作为一些信号线(图中未示出)，sd1为电容的另一个极板，与驱动晶体管111的栅极gate1通过gi2和ild1的过孔电连接，同时sd1可以作为数据data信号线、vinit信号线(图中未示出)，sd2作为电源线，通过ild1和ild2的过孔与gate2电连接，从而形成第一电容c1、第二电容c2和第三电容c3的三个电容并联的结构。

在本实施例中，还提供一种开关器件的电连接结构，源漏极可以为金属层的结构，在sd2远离ild2的一侧制备pln(planarizationlayer，平坦化层)层，在pln层开设过孔，在pln层远离sd2的一侧，设置anode(阳极)层，anode层通过过孔与sd2电连接，在anode层远离pln层的一侧设置pdl层(pixeldefinelayer，像素定义层)，在pdl层开设开口，并在远离anode层的一侧制备发光层(图中未示出)。

作为一种示例，图12a至12g依次为本申请实施例提供的一种阵列基板的一个子像素单元100的第一有源层1001a、第一金属层1003、第二金属层1005、第一层间介电层1006、第三金属层1007、第二层间介电层1008以及第四金属层1009制备完成后的结构示意图，本申请实施例的子像素单元100形成第一电容c1、第二电容c2和第三电容c3的三个电容并联的结构。其中，第一绝缘结构1102和第二绝缘结构1104对应的第一绝缘层1002和第二绝缘层1004均为透明度较高的膜层，附图中未示出。

可选地，结合图12a和14a所示，图12a示出了一个子像素单元100的第一有源层1001a的有源结构1101。

可选地，结合图12b和14b所示，图12b示出了一个子像素单元100的第一金属层1003的多个沿第二方向b设置的第一金属层结构1103。多个第一金属层结构1103包括第一金属层1003的第一金属结构1103a、第一金属层1003的第二金属结构1103b、第一金属层1003的第三金属结构1103c和第一金属层1003的第四金属结构1103d。

可选地，结合图12c和14c所示，图12c示出了一个子像素单元100的第二金属层1005的第二金属层结构1105，第二金属层结构1105设有第一开孔11051，便于与第二金属层结构1105与第一过孔101分离绝缘。

可选地，参见图12d和14d所示，示出了一个子像素单元100的第一层间介电层1006的第一层间介电层结构1106，第一层间介电层1006为透明度较高的膜层第一层间介电层结构110设有第一过孔101和第二过孔102，其余未标号的过孔为实际应用中可以设置的一些用于结构之间电连接的过孔的示例。

可选地，结合图12e和14e所示，图12e示出了一个子像素单元100的第三金属层1007的多个第三金属层结构1107，即第三金属层1007的第一金属结构1107a、第三金属层1007的第二金属结构1107b和第三金属层1007的第三金属结构1107c。第三金属层1007的第二金属结构1107b中的部位e所示部分原有为第四金属层结构1109与第二金属层结构1105电连接所用过孔。在本申请实施例中，由于取消显示区(aa区)内子像素单元100的第四金属层结构1109与第二金属层结构1105电连接的第二层间介电层结构1108的过孔，在周边空白区(dummy区)像素内进行第四金属层结构1109与第二金属层结构1105的电连接，如此可以增加第i行子像素单元100的第三金属层1007的第二金属结构1107b和第i+1行子像素单元100的第三金属层1007的第四个金属层结构1107d的面积，第三金属层1007的第二金属层结构1107b、第三金属层1007的第四个金属层结构1107d均对应为每个子像素单元100的第三金属层结构1107，也就是增大了第三金属层结构1107的面积，从而提升第三金属层结构1107与第四金属层结构1109的交叠面积，提升第三电容c3，从而提升子像素单元100的电容。

可选地，本申请实施例的三层并联电容时，第四金属层结构1109与第二金属层结构1105电连接，都走vdd信号线的vdd信号，第二金属层结构1105的每行子像素单元100横向电连接一起，第四金属层结构1109的vdd信号线每列电连接在一起，从而可以在aa区外的dummy区驱动电路进行信号连接，这样第三金属层结构1107无需预留第四金属层结构1109与第二金属层结构1105连接的过孔位置，第三金属层结构1107面积增加，提升第三电容c3，从而提升子像素单元100的电容。

可选地，结合图12f和图14f所示，图12f示出了一个子像素单元100的第二层间介电层1008的第二层间介电层结构1108，第二层间介电层为透明度较高的膜层，第二层间介电层的第三过孔103设于非显示区域，图中未示出，未标号的过孔为实际应用中可以设置的一些用于结构之间电连接的过孔的示例。

可选地，结合图12g和14g所示，图12g示出了一个子像素单元100的第四金属层1009的各第四金属层1009，各第四金属层1009包括第四金属层1009的第一金属结构1109a和第四金属层1009的第二金属层结构1109b。

与上述图12a和图12g的膜层结构图，对应的13a至图13d制备过程中的膜层结构示意图的制备过程在下面制备方法中进一步说明。

可选地，参见图14a所示，示出了多个子像素单元100的第一有源层1001a，多个子像素单元100的第一有源层1001a为镜像对称结构，在第一方向a上，第n个子像素单元100和第n+1个子像素单元100之间的第一有源层1001a具有第一连接部107，n≥1，且为偶数。第一连接部107的设置，使得第一方向a上镜像布置的开关器件tft的沟道源极此处共用，可以与第四金属层结构1109中电源线vdd的第二方向b的信号线在此处通过一个过孔连接，从而减少过孔节约面积，进而节省了布局空间。

可选地，参见14b所示，示出了多个子像素单元100的第一金属层1003的膜层结构。

可选地，参见14c所示，示出了多个子像素单元100的第二金属层1005的膜层结构。

可选地，参见14d所示，示出了多个子像素单元100的第一层间介电层1006的膜层结构。

可选地，参见14e所示，示出了多个子像素单元100的第三金属层1007的膜层结构，多个子像素单元100的第三金属层1007的膜层结构为镜像对称结构，第三金属层1007包括第三金属层1007的第四金属结构1107d、第三金属层1007的第五金属结构1107e和第三金属层1007的第六金属结构1107f。在第一方向a上，第三金属层1007的第五金属结构1107e和第三金属层1007的第六金属结构1107f分别为第m个子像素单元100和第m+1个子像素单元100之间的相邻的第五金属层结构1111，m≥2，且为偶数；第三金属层1007的第五金属结构1107e和第三金属层1007的第六金属结构1107f分别作为两个数据data信号线，两个数据data信号线相邻，之间没有其他沿第二方向b设置的信号线。

可选地，第三金属层1007的第四金属结构1107d沿第二方向b设置，作为复位信号线vinit，第三金属层1007的第四金属结构1107d包括沿第一方向a设置的连接部，连接部与第一有源层1001a的连接。镜像对称结构使得电路共用一根沿第二方向b的复位信号线vinit，减少走线，节约面积，从而节省了布局空间。

可选地，参见14f所示，示出了多个子像素单元100的第二层间介电层1008的膜层结构。

可选地，参见14g所示，示出了多个子像素单元100的第四金属层1009的膜层结构，多个子像素单元100的第四金属层1009的膜层结构为镜像对称结构，第四金属层1009包括第二连接部108，第二连接部108与第一连接部107相对应，第二连接部108的设置使得第一方向a上镜像布置的开关器件tft的沟道源极此处共用，可以与第四金属层结构1109中电源线vdd的第二方向b的信号线在此处通过一个过孔连接，从而减少过孔节约面积，进而节省了布局空间。

可选地，参见12g和14g所示，第四金属层1009的第二金属结构1109b搭接阳极，第四金属层1009的第二金属结构1109b的结构、位置和形状可以根据实际应用调整。

可选地，参见12g和14g所示，每个子像素单元100的第四金属层1009的第一金属结构1109a可以在第一方向a上电连接(虚线表示可以连接的意思)，从而可以将沿第二方向b上的电源线vdd在第一方向a上进行并联，从而可以减少电源线vdd的电阻。

在一些实施例中，参见图8所示，子像素单元100还包括层叠的第三绝缘结构1110、第五金属层结构1111、第三层间介电层结构1112、第六金属层结构1113、第四层间介电层结构1114和第七金属层结构1115。

可选地，参见图1、图5和图8所示，子像素单元100中，驱动晶体管111的第一金属层结构1103与第i+1行子像素单元100的第七金属层结构1115的一端电连接，第七金属层结构1115的另一端与第二复位晶体管113的有源结构1101电连接。

在一些实施例中，参见图8所示、图15f和图16d所示，第七金属层结构1115的一端在子像素单元100的基板1120上的正投影，与驱动晶体管111的第一金属层结构1103在基板1120上的正投影至少部分重合，且在至少部分重合区域处的第三绝缘结构、第三层间介电层结构1112和第四层间介电层结构1114开设有第四过孔104。第七金属层结构1115的一端通过第四过孔104与驱动晶体管111的第一金属层结构1103电连接。

可选地，参见图15b、图15f、图15g、图16d及图4所示，第七金属层1015包括多个第七金属层结构1115，多个第七金属层结构1115包括第七金属层1015的第一金属结构1115a、第七金属层1015的第二金属结构1115b和第七金属层1015的第三金属结构1115c。第七金属层1015的第一金属结构1115a的一端通过第四过孔104与驱动晶体管111的第一金属层结构1103电连接。

在一些实施例中，参见图15f和图15g所示，第七金属层结构1115的另一端在基板1120上的正投影，与第二复位晶体管113的有源结构1101在基板1120上的正投影至少部分重合，且在至少部分重合区域处的第三绝缘结构1110、第三层间介电层结构1112和第四层间介电层结构1114开设有第五过孔105。第七金属层结构1115的另一端通过第五过孔105与第二复位晶体管113的有源结构1101电连接。

可选地，参见图15b、图15f、图15g、图16d及图4所示，第七金属层1015的第一金属结构1115a的一端通过第五过孔105与第二复位晶体管113的有源结构1101电连接。

在一些实施例中，参见图8所示，第三层间介电层结构1112开设有第六过孔106。第六金属层结构1113通过第六过孔106与第五金属层结构1111电连接。

可选地，参见图15c、图15f、图15g、图16d及图4所示，第六金属层1013包括两个第六金属层结构1113，两个第六金属层结构1113包括第六金属层1013的第一金属结构1113a和第六金属层1013的第二金属结构1113b。

在一些实施例中，第五金属层结构1111在基板1120上的正投影，与第一金属层结构1103在基板1120上的正投影部分重合，正投影重合的部分形成第四电容c4。

第七金属层结构1115在基板1120上的正投影，与第六金属层结构1113在基板1120上的正投影部分重合，正投影重合的部分形成第五电容c5。

在一些实施例中，第七金属层结构1115作为复位信号线，接收复位信号。第七金属层结构1115还可以连接数据信号线接收vdata信号、与驱动晶体管111(即开关器件t2)的栅极跨接复位信号线vinit的复位信号vinit。

可选地，第六金属层结构1113作为电源线，接收电压。第六金属层结构1113可以电连接电源线vdd，还可以电连接复位信号线vinit。

作为另一种示例，参见图8所示，在本实施例中，第一金属层结构1103为gate1，第三绝缘结构1110为g13，第五金属层结构1111为gate3，第三层间介电层结构1112为ild3，第六金属层结构1113为sd3(可以包含vdd结构，作为电源线，提供电压)，第四层间介电层结构1114为ild4，第七金属层结构1115为sd4。第七金属层结构1115的一部分填充在第四过孔104内，第六金属层结构1113的一部分填充在第六过孔106内。

第三绝缘结构1110、第三层间介电层结构1112、第四层间介电层结构1114为绝缘层，第四电容c4和第五电容c5形成并联结构，从而在有限布局空间内获得较大的存储电容，提升稳压能力。

作为另一种示例，参见图10所示，采用图8所示的两个电容的结构，基板1120一侧设有poly层(多晶硅层)，有源结构1101为poly层，第一绝缘结构1102为gi1。驱动晶体管111的源漏极由poly层形成，gate1为栅极，gate3为电容的电极板，同时可以作为一些信号线(图中未示出)，sd3为电源线，与gate3通过ild3电连接，sd4作为电容的另一个电极板，与gate1电连接，同时sd4可以作为一些信号线(图中未示出)，从而形成第四电容c4和第五电容c5的两个电容并联的结构。

在本实施例中，还提供一种开关器件的连接结构，源漏极可以为金属层的结构，在sd4远离ild4的一侧制备pln层，在pln层开设过孔，在pln层远离sd4的一侧，设置anode(阳极)层，anode层通过过孔与sd4电连接，在anode层远离pln层的一侧设置pdl层，在pdl层开设开口，并在远离anode层的一侧制备发光层(图中未示出)。

在一些实施例中，第i行子像素单元100的第一复位晶体管112的第一金属层结构1103，与第i+1行子像素单元100的第二复位晶体管113的第一金属层结构1103，都属于第i+1行子像素单元100的同一个第一金属层结构1103。

作为一种示例，图15a至15g依次为本申请实施例提供的一种阵列基板的一个子像素单元100的第二有源层1001b、第一金属层1003、第五金属层1011、第三层间介电层1012、第六金属层1013、第四层间介电层1014以及第七金属层1015制备完成后的结构示意图，本申请实施例的子像素单元100形成第四电容c4和第五电容c5的两个电容并联的结构。其中，第三绝缘结构1110对应的第三绝缘层1010为透明度较高的膜层，附图中未示出。

可选地，结合图15a和17a所示，图15a示出了一个子像素单元100的第二有源层1001b的有源结构1101。

可选地，结合图15b和17b所示，图15b示出了一个子像素单元100的第一金属层1003的多个沿第二方向b设置的第一金属层结构1103。多个第一金属层结构1103包括第一金属层1003的第一金属结构1103a、第一金属层1003的第二金属结构1103b、第一金属层1003的第三金属结构1103c和第一金属层1003的第四金属结构1103d。

可选地，结合图15c和17c所示，图15c示出了一个子像素单元100的第五金属层1011的第五金属层结构1111，第五金属层结构1111设有第二开孔11111，便于与第四过孔104分离绝缘。

可选地，结合图15d和17d所示，图15d示出了一个子像素单元100的第三层间介电层1012的第三层间介电层结构1112，第三层间介电层结构1112为透明度较高的结构，第三层间介电层结构1112设有第六过孔106，其余未标号的过孔为实际应用中可以设置的一些用于结构之间电连接的过孔的示例。

可选地，结合图15e和17e所示，图15e示出了一个子像素单元100的第六金属层1013的两个第六金属层结构1113，两个第六金属层结构1113包括第六金属层1013的第一金属结构1113a和第六金属层1013的第二金属结构1113b。

可选地，结合图15f和17f所示，图15f示出了一个子像素单元100的第四层间介电层1014的第四层间介电层结构1114，第四层间介电层结构1114为透明度较高的结构，第四层间介电层结构1114设有第四过孔104和第五过孔105。

可选地，结合图15g和17g所示，图15g示出了一个子像素单元100的第七金属层1015的三个第七金属层结构1115，三个第七金属层结构1115包括第七金属层1015的第一金属结构1115a、第七金属层1015的第二金属结构1115b和第七金属层1015的第三金属结构1115c。

与上述图15a和图15g的膜层结构图，对应的16a至图16d制备过程中的膜层结构示意图的制备过程在下面制备方法中进一步说明。

可选地，参见图17a所示，示出了多个子像素单元100的第二有源层1001b，多个子像素单元100的第二有源层1001b为镜像对称结构，在第一方向a上，第n个子像素单元100和第n+1个子像素单元100之间的第二有源层1001b具有第三连接部109，n≥1，且为奇数。第三连接部109的设置，使得第一方向a上镜像布置的开关器件tft的沟道源极此处共用，可以与第六金属层结构1113中电源线vdd的第二方向b的信号线在此处通过一个过孔连接，从而减少过孔节约面积，进而节省了布局空间。

可选地，参见17b所示，示出了多个子像素单元100的第一金属层1003的膜层结构。

可选地，参见17c所示，示出了多个子像素单元100的第五金属层1011的膜层结构，第五金属层1011为镜像对称结构，同一行的多个子像素单元100的第五金属层1011的第五金属层结构1111通过第四连接部110电连接。在第四连接部110处，第六金属层结构1113的电源线vdd通过过孔进行搭接，因第六金属层1013与第五金属层1011为镜像对称结构，可以在第四连接部110处用一个第四过孔104连接，减少过孔数量，节约面积，进而节省了布局空间。

可选地，参见17d所示，示出了多个子像素单元100的第三层间介电层1012的膜层结构，每个子像素单元100的第三层间介电层1012对应设有第四过孔104。

可选地，参见17e所示，示出了多个子像素单元100的第六金属层1013的膜层结构，多个子像素单元100的第六金属层1013的膜层结构为镜像对称结构，第六金属层1013包括第五连接部10a和第六连接部10b，在第五连接部10a与第五金属层结构1111通过过孔进行搭接，因第六金属层1013与第五金属层1011为镜像对称结构，可以在第五连接部10a处连接，减少过孔数量，节约面积，进而节省了布局空间。

可选地，第六连接部10b的设置，使得第一方向a上镜像布置的开关器件tft的沟道源极此处共用，可以与第五金属层结构1111的电源线vdd的第二方向b的信号线在此处通过一个过孔连接，从而减少过孔节约面积，进而节省了布局空间。

可选地，第六金属层1013包括第六金属层1013的第二金属结构1113c，第六金属层1013的第二金属结构1113c，第六金属层1013的第二金属结构1113c作为复位信号线vinit沿第二方向b延伸，第六金属层1013的第二金属结构1113c包括沿第一方向a延伸的连接部，该连接部与第二有源层1001b的连接，如与开关器件t6的有源结构1101电连接。镜像对称结构使得电路共用一根沿第二方向b的复位信号线vinit，减少走线，节约面积，从而节省了布局空间。

可选地，参见17f所示，示出了多个子像素单元100的第四层间介电层1014的膜层结构。

可选地，参见17g所示，示出了多个子像素单元100的第七金属层1015，第七金属层1015的第二金属结构1115b搭接阳极，第七金属层1015的第二金属结构1115b结构、位置和形状可以根据实际应用调整。

第七金属层1015包括第七金属层1015的第四金属结构1115d和第七金属层1015的第五金属结构1115e。在第一方向a上，第七金属层1015的第四金属结构1115d和第七金属层1015的第五金属结构1115e分别为第k个子像素单元100和第k+1个子像素单元100之间的相邻的第五金属层结构1111，k≥1，且为奇数；第七金属层1015的第四金属结构1115d和第七金属层1015的第五金属结构1115e分别作为两个数据data信号线，两个数据data信号线相邻，之间没有其他沿第二方向b设置的信号线。

基于同一发明构思，本申请实施例提供一种显示面板，包括：本申请任一实施例的阵列基板。

基于同一发明构思，本申请实施例提供一种显示装置，包括：本申请任一实施例的阵列基板或本申请任一实施例的显示面板。

基于同一发明构思，本申请实施例提供一种阵列基板的制备方法，应用于本申请任一实施例的阵列基板，参见图11所示，该阵列基板的制备方法包括：步骤s1001至步骤s1004：

s1001、在基板1120的一侧制备有源层，有源层包括各像素电路结构中的晶体管的有源结构1101，像素电路结构包括驱动晶体管111、第一复位晶体管112和第二复位晶体管113。具体的，有源层包括第一有源层1001a和第二有源层1001b。

s1002、在有源层远离基板1120的一侧，制备第一绝缘层1002；第一绝缘层1002包括各晶体管的第一绝缘结构1102。

s1003、在第一绝缘层1002远离有源层的一侧，制备第一金属层1003；第一金属层1003包括第一金属层结构1103。

可选地，第一金属层1003为导电层，可以包含晶体管的栅极结构，也可以包含栅极信号线。

s1004、在各像素电路结构远离基板1120的一侧，制备发光器件120，使得第i行子像素单元100的第一复位晶体管112的有源结构1101，与第i行子像素单元100的发光器件120的阳极电连接，并与第i+1行子像素单元100的第二复位晶体管113的有源结构1101电连接；第i+1行子像素单元100中，驱动晶体管111的第一金属层结构1103与第二复位晶体管113的有源结构1101电连接；i≥1，且为整数。

可选地，结合图7和图9所示，在步骤s1003中，在第一绝缘层1002远离有源层的一侧，制备第一金属层1003之后，以及在s1004中，在各像素电路结构远离基板1120的一侧，制备发光器件120之前，包括：

在第一金属层1003远离第一绝缘层1002的一侧，依次制备第二绝缘层1004、第二金属层1005、第一层间介电层1006；第二绝缘层1004包括第二绝缘结构1104，第二金属层1005包括第二金属层结构1105，第一层间介电层1006包括第一层间介电层结构1106。

对第二绝缘结构1104和第一层间介电层结构1106进行刻蚀，形成第一过孔101，使得驱动晶体管111的第一金属层结构1103部分露出。

在第一层间介电层1006远离第二金属层1005的一侧，制备第三金属层1007、，使得第三金属层1007、的一端与驱动晶体管111的第一金属层结构1103电连接；第三金属层1007包括第三金属层结构1107。即第三金属层结构1107填充第一过孔101，第三金属层结构1107的一端与驱动晶体管111的第一金属层结构1103电连接。

在第三金属层1007远离第一层间介电层1006的一侧，制备第二层间介电层1008；第二层间介电层1008包括第二层间介电层结构1108。

对第一层间介电层结构1106和第二层间介电层结构1108进行刻蚀，形成第三过孔103，使得第二金属层结构1105部分露出。

在第二层间介电层1008远离第三金属层1007的一侧，制备第四金属层1009，使得第四金属层1009的一端与第二金属层结构1105电连接；第四金属层1009包括第四金属层结构1109。第四金属层结构1109填充第三过孔103，与第二金属层结构1105电连接。

作为一种示例，参见图13a至图13d所示，结合图12a至图12g、以及图9所示膜层结构，提供一种阵列基板的像素电路结构的制备方法，以一个子像素单元100的制备过程为例，包括如下步骤：

步骤一：在基板1120的一侧，制备第一有源层1001a的有源结构1101。步骤一为制备poly层，poly层如图12a所示，poly层形成开关器件的沟道或作为导线。

步骤二：在有源结构1101远离基板1120的一侧，制备第一绝缘层1002的第一绝缘结构1102。步骤二为制备gi1层，gi1层为透明度较高的膜层，gi1层为绝缘覆膜，不用掩膜mask。

步骤三：在第一绝缘层1002的远离有源结构1101的一侧，制备第一金属层1003，对第一金属层1003进行刻蚀，形成多个第一金属层结构1103。步骤三为制备gate1层，gate1层的结构如图12b所示，步骤三制备完成后的膜层结构如图13a所示。

步骤四：在第一金属层结构1103远离第一绝缘层1002的一侧，制备第二绝缘层1004的第二绝缘结构1104。步骤四为制备gi2层，gi2层为透明度较高的膜层，为绝缘覆膜，不用掩膜mask。

步骤五：在第二绝缘层1004远离第一金属层结构1103的一侧，制备第二金属层结构1105，第二金属层结构1105具有第一开孔11051。步骤五为制备gate2层，gate2层的结构如图12c所示，第二金属层结构1105作为电容的电极层，还可以作为其他信号的走线层。步骤五制备完成后的膜层结构如图13b所示。

步骤六：在第一金属层结构1103远离第二绝缘层1004的一侧，制备第一层间介电层结构1106，并对第二绝缘结构1104和第一层间介电层结构1106进行刻蚀，形成第一过孔101。对第一绝缘结构1102、第二绝缘结构1104和第一层间介电层结构1106进行刻蚀，形成第二过孔102，使得有源结构1101部分露出。

具体地，第一过孔101位于第二金属层结构1105的第一开孔11051内，使得填充第一过孔101的导电金属与第二金属层结构1105不接触。步骤六为制备ild1层和开设第一过孔101和第二过孔102的过程，ild1层为透明度较高的膜层，如图12d所示。

步骤七：在第一层间介电层结构1106远离第二金属层结构1105的一侧，制备第三金属层结构1107，第三金属层结构1107填充第一过孔101和第二过孔102，使得第三金属层结构1107通过第一过孔101与驱动晶体管111的第一金属层结构1103电连接，第三金属层结构1107通过第二过孔102与第二复位晶体管113的有源结构1101电连接。步骤七为制备sd1层的过程，如图12e所示。步骤七制备完成后的膜层结构如图13c所示。

步骤八：在第三金属层结构1107远离第一层间介电层1006的第一层间介电层结构1106的一侧，制备第二层间介电层1008的第二层间介电层结构1108，对第一层间介电层结构1106和第二层间介电层结构1108进行刻蚀，形成第三过孔103，使得第二金属层结构1105部分露出。步骤八为制备ild2层和开设第三过孔103过程，ild2层为透明度较高的膜层，在本实施例中，第三过孔103位于周边空白区(dummy区)。

步骤九：在第二层间介电层结构1108远离第三金属层结构1107的一侧，制备第四金属层结构1109，第四金属层结构1109填充第三过孔103，使得第四金属层结构1109与第二金属层结构1105电连接。步骤九为制备sd2层的过程，如图12g所示。步骤九制备完成后的膜层结构如图13d所示。

可选地，结合图8和图10所示，在步骤s1003中，在第一绝缘层1002远离有源层的一侧，制备第一金属层1003之后，以及在s1004中，在各像素电路结构远离基板1120的一侧，制备发光器件120之前，包括：

在第一金属层1003远离第一绝缘层1002的一侧，依次制备第三绝缘层1010、第五金属层1011、第三层间介电层1012；第三绝缘层1010包括第三绝缘结构1110，第五金属层1011包括第五金属层结构1111，第三层间介电层1012包括第三层间介电层结构1112。

对第三层间介电层结构1112进行刻蚀，形成第六过孔106，使得第五金属层结构1111部分露出。

在第三层间介电层1012远离第五金属层1011的一侧，制备第六金属层1013，使得第六金属层1013与第五金属层结构1111电连接；第六金属层1013包括第六金属层结构1113，第六金属层结构1113填充第六过孔106，与第五金属层结构1111电连接。

在第六金属层1013远离第三层间介电层1012的一侧，制备第四层间介电层1014；第四层间介电层1014包括第四层间介电层结构1114。

对第三绝缘结构1110、第三层间介电层结构1112和第四层间介电层结构1114进行刻蚀，形成第四过孔104，使得驱动晶体管111的第一金属层结构1103部分露出。

在第四层间介电层1014远离第六金属层1013的一侧，制备第七金属层1015，使得第七金属层1015与驱动晶体管111的第一金属层结构1103电连接；第七金属层1015包括第七金属层结构1115，第七金属层结构1115填充第四过孔104，与驱动晶体管111的第一金属层结构1103电连接。

作为一种示例，参见图16a至图16d所示，结合图15a至图15g、以及图9所示膜层结构，提供一种阵列基板的像素电路结构的制备方法，以一个子像素单元100的制备过程为例，包括如下步骤：

步骤一：在基板1120的一侧，制备第二有源层1001b的有源结构1101。步骤一为制备poly层，如图15a所示，poly层形成开关器件的沟道或作为导线。

步骤二：在有源结构1101远离基板1120的一侧，制备第一绝缘层1002，第一绝缘层1002包括第一绝缘结构1102。步骤二为制备gi1层，gi1层为透明度较高的层，gi1层为绝缘覆膜，不用掩膜mask。

步骤三：在第一绝缘层1002远离有源结构1101的一侧，制备第一金属层1003的多个第一金属层结构1103。步骤三为制备gate1层，如图15b所示。步骤三制备完成后的膜层结构如图16a所示。

步骤四：在第一金属层结构1103远离第一绝缘层1002的一侧，制备第三绝缘层1010，第三绝缘层1010包括第三绝缘结构1110。步骤四为制备gi3层，gi3层为透明度较高的层，为绝缘覆膜，不用掩膜mask。

步骤五：在第三绝缘层1010远离第一金属层结构1103的一侧，制备第五金属层1011的第五金属层结构1111，第五金属层结构1111具有第二开孔11111。步骤五为制备gate3层，如图15c所示。步骤五制备完成后的膜层结构如图16b所示。

步骤六：在第五金属层结构1111远离第三绝缘层1010的一侧，制备第三层间介电层1012的第三层间介电层结构1112，并对第三层间介电层结构1112进行刻蚀，形成第六过孔106，使得第五金属层结构1111部分露出。步骤六为制备ild3层和开设第一过孔101和第六过孔106的过程，ild3层为透明度较高的层，如图15d所示。

步骤七：在第三层间介电层结构1112远离第五金属层结构1111的一侧，制备第六金属层1013的第六金属层结构1113，第六金属层结构1113填充第六过孔106，使得第六金属层结构1113与第五金属层结构1111电连接。步骤七为制备sd3层的过程，如图15e所示。步骤七制备完成后的膜层结构如图16c所示。

步骤八：在第六金属层结构1113远离第三层间介电层结构1112的一侧，制备第四层间介电层1014的第四层间介电层结构1114，对第三绝缘结构1110、第三层间介电层结构1112和第四层间介电层结构1114进行刻蚀，形成第四过孔104使得驱动晶体管111的第一金属层结构1103部分露出，对第三绝缘结构1110、第三层间介电层结构1112和第四层间介电层结构1114进行刻蚀形成第五过孔105，使得有源结构1101部分露出。

具体地，第四过孔104位于第五金属层结构1111的第二开孔11111内，使得填充第四过孔104的导电金属与第五金属层结构1111不接触。步骤八为制备ild4层和开设第四过孔104和第五过孔105的过程，ild4层为透明度较高的层，如图15f所示。

步骤九：在第四层间介电层结构1114远离第六金属层结构1113的一侧，制备第七金属层1015的第七金属层结构1115，第七金属层结构1115填充第四过孔104和第五过孔105，使得第七金属层结构1115与驱动晶体管111的第一金属层结构1103和第二复位晶体管113的有源结构1101电连接。步骤九为制备sd4层的过程，如图15g所示。步骤九制备完成后的膜层结构如图16d所示。

本技术领域技术人员可以理解，本申请文件的附图较多，每段内容中出现的标号可能需要结合多个附图。本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语““相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是一体地连接，一般是指直接相连；“电连接”实质上是电导通，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。