封装结构以及电子设备的制作方法

1.本发明实施例涉及芯片封装技术领域，尤其涉及一种封装结构以及电子设备。


背景技术：

2.随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(ball grid array，bga)、芯片尺寸封装(chip scale package，csp)、晶圆级封装(wafer level package，wlp)、三维封装(3d)和系统封装(sip)等。
3.系统封装可以将多个不同功能的有源元件、无源元件、微机电系统(mems)、光学元件等其他元件组合到一个单元中，形成一个可提供多种功能的系统或子系统，允许异质ic集成，相比于系统级芯片(system on chip，soc)，系统封装的集成相对简单，设计周期和面市周期更短，成本较低，可以实现更复杂的系统。
4.但随着科技的发展，电子类产品如手机，平板，智能手表等都日趋多功能化、小型化、薄型化，要求产品内部芯片的封装做得更小、更薄，且可存储更大的数据量。由于芯片制造工艺限制以及芯片尺寸趋向小型化的要求，单颗芯片的容量仍有限，一般从4gb至16gb。如果存储装置需要更大的容量，则需要将多颗芯片封装在一起，半导体封装结构以多芯片封装为趋势，将两个或两个以上的半导体芯片组合在单一封装结构中，减少整体电路体积，并提高存储容量。
5.传统的多芯片封装结构采用并排式多芯片封装结构，即将两个或两个以上的芯片并排安装在同一基板上，由于基板会随着芯片数目的增加而加大，出现常规系统级封装(system in a package，sip)的体积较大，内存合封容量较小，基板利用率较低，封装成本较高等问题。


技术实现要素：

6.本发明实施例解决的问题是提供封装结构以及电子设备，用于提升封装基板的面积利用率以及内存合封容量，缩小封装结构的尺寸，降低封装成本。
7.为解决上述问题，本发明实施例提供一种封装结构，包括：封装基板，包括连接端；多个芯片，依次堆叠于所述封装基板上，构成芯片堆叠结构；所述芯片堆叠结构露出所述连接端，每一所述芯片均包括芯片焊盘，且所述芯片堆叠结构中每一芯片的芯片焊盘均被露出；第一焊线结构，用于实现所述芯片焊盘与所述连接端连接；第二焊线结构，用于实现所述芯片焊盘之间的连接。
8.可选的，所述连接端包括一基板焊盘；所述第一焊线结构，包括：第一打线，用于连接所述基板焊盘和位于所述芯片堆叠结构中最靠近封装基板的所述芯片焊盘；所述第二焊线结构，包括：多个第二打线，分别用于实现所述芯片堆叠结构中相邻芯片的所述芯片焊盘之间的电连接。
9.可选的，在远离所述芯片堆叠结构的方向上，所述连接端包括多个相间隔的基板
焊盘；所述芯片堆叠结构包括多个堆叠结构，每个堆叠结构均包括多个芯片，且不同堆叠结构中芯片的类型不同；所述第一焊线结构，包括：多个第三打线，分别用于将各个堆叠结构中最靠近所述封装基板的所述芯片焊盘分别与相对应的所述基板焊盘连接；所述第二焊线结构，包括：多个第四打线，分别用于实现各个所述堆叠结构中相邻芯片中的所述芯片焊盘之间的连接。
10.可选的，所述堆叠结构的数量与所述基板焊盘的数量相同。
11.可选的，在远离所述芯片堆叠结构的方向上，所述基板焊盘依次包括：第一焊盘和第二焊盘；所述芯片堆叠结构包括第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构包括两个第一型芯片，所述第二堆叠结构包括两个第二型芯片；所述第三打线的数量为两个，一个所述第三打线用于将所述第一堆叠结构中最靠近所述封装基板的所述芯片焊盘与所述第一焊盘连接，另一个所述第三打线用于将所述第二堆叠结构中最靠近所述封装基板的所述芯片焊盘与所述第二焊盘连接；所述第四打线的数量为两个，一个所述第四打线用于实现相邻所述第一型芯片中的所述芯片焊盘之间的连接，另一个所述第四打线用于实现相邻所述第二型芯片中的所述芯片焊盘之间的连接。
12.可选的，所述芯片焊盘包括：相间隔的第一芯片电源焊盘和第二芯片电源焊盘，所述芯片焊盘在所述封装基板上的投影中，最靠近所述连接端的是第一芯片电源焊盘，且在所述投影中，相邻芯片的第一芯片电源焊盘相邻，且相邻芯片的第二芯片电源焊盘相邻；所述芯片堆叠结构包括多个堆叠结构，每个所述堆叠结构均包括多个芯片，且不同堆叠结构中芯片的类型不同；堆叠结构中，最靠近所述封装基板的芯片为下芯片，最远离所述封装基板的为上芯片；所述第一焊线结构，包括：多个第五打线，分别用于将各个所述芯片的所述第一芯片电源焊盘均与所述连接端连接；所述第二焊线结构，包括：多个第六打线，用于实现各个所述堆叠结构中相邻所述芯片的第二芯片电源焊盘连接；以及一个或多个第七打线，用于将堆叠结构的上芯片与位于堆叠结构上方另一堆叠结构的下芯片的第一芯片电源焊盘连接相连接。
13.可选的，所述芯片堆叠结构包括第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构包括依次远离所述封装基板的第一芯片和第二芯片，所述第二堆叠结构包括依次远离所述封装基板的第三芯片和第四芯片；所述连接端包括：在远离所述芯片堆叠结构的方向上，依次间隔排布的第一基板电源焊盘、第二基板电源焊盘以及第三基板电源焊盘；所述第五打线的数量为四个，分别将所述第一基板电源焊盘与所述第一芯片的第一芯片电源焊盘连接，将所述第二基板电源焊盘与所述第二芯片的第一芯片电源焊盘连接，将所述第二基板电源焊盘与所述第三芯片的第一芯片电源焊盘连接，将所述第三基板电源焊盘与所述第四芯片的第一芯片电源焊盘连接；所述第六打线的数量为两个，分别将所述第一芯片的第二芯片电源焊盘与所述第二芯片的第二芯片电源焊盘连接，将所述第三芯片的第二芯片电源焊盘与所述第四芯片的第二芯片电源焊盘连接；所述第七打线的数量为一个，将所述第二芯片的第一芯片电源焊盘与所述第三芯片的第一芯片电源焊盘连接。
14.可选的，所述芯片焊盘包括：相间隔的第一芯片电源焊盘和第二芯片电源焊盘，所述芯片焊盘在所述封装基板上的投影中，最靠近所述连接端的是第一芯片电源焊盘，且在所述投影中，相邻芯片的第一芯片电源焊盘相邻，且相邻芯片的第二芯片电源焊盘相邻；所
述芯片堆叠结构包括多个堆叠结构，每个所述堆叠结构均包括多个芯片，且不同堆叠结构中芯片的类型不同；堆叠结构中，最靠近所述封装基板的芯片为下芯片，最远离所述封装基板的为上芯片；所述第一焊线结构，包括：多个第八打线，分别用于将最靠近所述封装基板以及最远离所述封装基板的所述芯片的所述第一芯片电源焊盘均与所述连接端连接；所述第二焊线结构，包括：多个第九打线，用于实现各个所述堆叠结构中相邻所述芯片的第二芯片电源焊盘连接；以及一个或多个第十打线，用于将堆叠结构的上芯片与位于堆叠结构上方另一堆叠结构的下芯片的第一芯片电源焊盘连接相连接。
15.可选的，所述芯片堆叠结构包括第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构包括依次远离所述封装基板的第一芯片和第二芯片，所述第二堆叠结构包括依次远离所述封装基板的第三芯片和第四芯片；所述连接端包括：间隔排布的第四基板电源焊盘以及第五基板电源焊盘；所述第八打线的数量为两个，分别将所述第四基板电源焊盘与所述第一芯片的第一芯片电源焊盘连接，将所述第五基板电源焊盘与所述第四芯片的第一芯片电源焊盘连接；所述第九打线的数量为两个，分别将所述第一芯片的第二芯片电源焊盘与所述第二芯片的第二芯片电源焊盘连接，将所述第三芯片的第二芯片电源焊盘与所述第四芯片的第二芯片电源焊盘连接；所述第十打线的数量为一个，将所述第二芯片的第一芯片电源焊盘与所述第三芯片的第一芯片电源焊盘连接。
16.可选的，所述芯片堆叠结构中最远离所述封装基板的芯片为顶部芯片；所述封装结构还包括：侧部焊盘，位于所述封装基板上，且所述侧部焊盘位于所述芯片堆叠结构背离所述连接端的一侧；再布线焊盘，位于顶部芯片上，且相对于顶部芯片的芯片焊盘靠近所述侧部焊盘；再布线结构，位于顶部芯片上，用于实现再布线焊盘与第一芯片电源焊盘或第二芯片电源焊盘中的一个或两个连接；所述封装结构还包括：第三焊线结构，用于将所述侧部焊盘与所述再布线焊盘连接。
17.可选的，所述封装结构还包括：控制芯片，位于所述封装基板上，与芯片堆叠结构相间隔，且与所述芯片堆叠结构电连接。
18.可选的，所述封装基板包括线路层，所述线路层与所述连接端连接；所述控制芯片通过打线方式或者覆晶方式与所述线路层电连接。
19.可选的，所述芯片堆叠结构中相邻的两个芯片中，靠近所述封装基板的芯片上的芯片焊盘与远离所述封装基板的芯片侧壁的距离大于200微米小于1200微米。
20.可选的，所述芯片焊盘位于所述芯片背离所述封装基板的表面上。
21.可选的，所述芯片焊盘位于所述芯片靠近所述连接端的一端。
22.可选的，所述封装结构包括：键合层，位于所述封装基板和最靠近所述封装基板的所述芯片之间，以及相邻所述芯片之间。
23.可选的，所述芯片包括存储器芯片。
24.相应地，本发明实施例还提供一种电子设备，包括前述的封装结构。
25.与现有技术相比，本发明实施例的技术方案具有以下优点：
26.本发明实施例提供一种封装结构，所述封装结构包括：封装基板，包括连接端；多个芯片，依次堆叠于所述封装基板上，构成芯片堆叠结构；所述芯片堆叠结构露出所述连接端，每一所述芯片均包括芯片焊盘，且芯片堆叠结构中每一芯片的芯片焊盘均被露出；第一焊线结构，用于实现芯片焊盘与连接端连接；第二焊线结构，用于实现芯片焊盘之间的连
接。本发明实施例与多个所述芯片并排式位于所述封装基板上的情况相比，多个所述芯片依次堆叠在所述封装基板上，多个所述芯片占用了所述封装基板法线方向上的空间，使得多个所述芯片不需要占用过多的封装基板的平面面积，提高了所述封装基板的表面积利用率以及内存合封容量，有利于缩小封装基板的尺寸，进而减小封装结构的体积，降低封装成本；本发明实施例中，多个芯片堆叠于所述封装基板上，所述芯片堆叠结构通过第一焊线结构和第二焊线结构与封装基板实现连接，从而所述第一焊线结构和第二焊线结构在封装基板表面法线方向上分布，相应的所述第一焊线结构和第二焊线结构占用的所述封装基板的平面面积较小，提高了所述封装基板的表面积利用率，有利于缩小封装基板的尺寸，进而减小封装结构的体积。
附图说明
27.图1是本发明封装结构第一实施例的结构示意图；
28.图2是本发明封装结构第二实施例的结构示意图；
29.图3是图2的封装结构第二实施例的俯视图；
30.图4是本发明封装结构第三实施例的结构示意图；
31.图5是图4的封装结构第三实施例的俯视图；
32.图6是本发明封装结构第四实施例的结构示意图；
33.图7是图6的封装结构的俯视结构示意图。
具体实施方式
34.由背景技术可知，传统封装结构存在问题。具体的，传统的多芯片封装结构采用并排式多芯片封装结构，即将两个或两个以上的芯片并排安装在同一基板上，由于所述基板会随着芯片数目的增加而加大，出现常规系统级封装(system in a package，sip)的体积较大，内存合封容量较小，基板利用率较低，封装成本较高等问题。
35.为了解决所述技术问题，本发明实施例提供一种封装结构，包括：封装基板，包括连接端；多个芯片，依次堆叠于所述封装基板上，构成芯片堆叠结构；所述芯片堆叠结构露出所述连接端，每一所述芯片均包括芯片焊盘，且芯片堆叠结构中每一芯片的芯片焊盘均被露出；第一焊线结构，用于实现芯片焊盘与连接端连接；第二焊线结构，用于实现芯片焊盘之间的连接。
36.与多个所述芯片并排式位于所述封装基板上的情况相比，本发明实施例中，多个所述芯片依次堆叠在所述封装基板上，多个所述芯片占用了所述封装基板法线方向上的空间，使得多个所述芯片不需要占用过多的封装基板的平面面积，提高了所述封装基板的表面积利用率，有利于缩小封装基板的尺寸，进而减小封装结构的体积，降低封装成本；本发明实施例中，多个芯片堆叠于所述封装基板上，所述芯片堆叠结构通过第一焊线结构和第二焊线结构与封装基板实现连接，相应的所述第一焊线结构和第二焊线结构占用的所述封装基板的平面面积较小，提高了所述封装基板的表面积利用率，有利于缩小封装基板的尺寸，进而减小封装结构的体积。
37.参考图1，是本发明第一实施例封装结构的结构示意图。
38.所述封装结构包括：封装基板10(substrate)，包括连接端12；多个芯片11，依次堆
叠于所述封装基板10上，构成芯片堆叠结构(图中未标示)；所述芯片堆叠结构露出所述连接端12，每一所述芯片11均包括芯片焊盘13，且芯片堆叠结构中每一芯片11的芯片焊盘13均被露出；第一焊线结构14(如图1中实线所示)，用于实现芯片焊盘13与连接端12连接；第二焊线结构15(如图1中虚线所示)，用于实现芯片焊盘13之间的连接。
39.与多个所述芯片11并排式位于所述封装基板10上的情况相比，本实施例中，多个所述芯片11依次堆叠在所述封装基板10上，多个所述芯片11占用了所述封装基板10法线方向上的空间，使得多个所述芯片11不需要占用过多的封装基板10的平面面积，提高了所述封装基板10的表面积利用率，有利于缩小封装基板10的尺寸，进而减小封装结构的体积，降低封装成本；本实施例中，多个芯片11堆叠于所述封装基板10上，所述芯片堆叠结构通过第一焊线结构14和第二焊线结构15与封装基板10实现连接，从而所述第一焊线结构14和第二焊线结构15在封装基板表面法线方向上分布，相应的所述第一焊线结构14和第二焊线结构15占用的所述封装基板10的平面面积较小，提高了所述封装基板10的表面积利用率，有利于缩小封装基板10的尺寸，进而减小封装结构的体积。
40.封装基板10为芯片11提供电连接、保护、支撑、散热、组装等功效，以实现多引脚化、缩小封装产品体积、改善电性能及散热性、超高密度或多芯片模块化的目的。
41.本实施例中，封装基板10为印制电路板(printed circuit board，pcb)。相应的，所述封装基板10内部包含线路层(图中未示出)。
42.本实施例中，所述封装基板10为矩形。其他实施例中，所述封装基板还可以为菱形、三角形或五边形。
43.作为一种示例，所述封装基板10的长为17.45mm，封装基板的宽为16.8mm。其他实施例中，根据实际的封装要求，封装基板还可以为其他尺寸。
44.本实施例中，所述连接端12与封装基板10中线路层电连接。
45.具体的，所述连接端12包括一基板焊盘，用于实现封装基板10中的线路层与其他半导体器件的电性连接，且所述芯片堆叠结构露出所述基板焊盘，便于封装基板10与芯片11中的芯片焊盘13实现电连接，在封装结构工作时，用于实现封装基板10和芯片堆叠结构之间控制信号的传递。
46.本实施例中，所述基板焊盘是引线焊盘(bond pad)。
47.所述芯片11包括存储器芯片、cmos图像传感器芯片(cis)、传感器模组芯片、mems芯片和滤波器芯片中的至少一种。
48.本实施例中，所述芯片11包括存储器芯片，具体的所述芯片11为第四代双倍资料率同步动态随机存取存储器(double-data-rate fourth generation synchronous dynamic random access memory，ddr4 sdram)，ddr4的性能更高、dimm容量更大、数据完整性更强且能耗更低。
49.其他实施例中，所述传感器模组芯片包括生物传感器芯片、射频传感模组芯片、红外辐射传感模组芯片、可见光信号传感模组芯片、声波信号传感模组芯片和电磁波信号传感模组芯片中的至少一种；所述滤波器芯片包括表面声波谐振器和体声波谐振器中的一种或两种。
50.所述mems芯片包括热堆传感器芯片，热堆传感器芯片与逻辑芯片集成在一起可以实现红外传感功能，比如实现测温。所述mems芯片也包括麦克风传感器芯片，麦克风传感器
芯片与逻辑芯片集成在一起可以实现声波传感功能。
51.所述滤波器芯片包括：表面声波(surface acoustic wave，saw)谐振器和体声波(bulk acoustic wave)谐振器中的一种或两种，当为所述体声波谐振器时，可以为反射阵型体声波谐振器(baw-smr)、横膈膜型薄膜体声波(film bulk acoustic resonator，fbar)谐振器或空气隙型薄膜体声波谐振器。
52.所述芯片堆叠结构包括依次远离所述封装基板10的第一芯片111、第二芯片112、第三芯片113和第四芯片114。
53.本实施例中，根据封装结构功能设置，在封装结构工作时，所述第一芯片111和第三芯片113为第一通道，所述第一芯片111和第三芯片113同时工作，第二芯片112和第四芯片114为第二通道，第二芯片112和第四芯片114同时工作。其他实施例中，根据封装结构的功能设置，所述芯片堆叠结构还可以包括依次远离所述封装基板的第一芯片、第二芯片和第三芯片，所述第一芯片和第三芯片为第一通道，第二芯片为第二通道。
54.所述芯片焊盘13用于通过第一焊线结构14与连接端12实现电性连接，以及通过第二焊线结构15与相邻芯片11中的芯片焊盘13实现电性连接。在封装结构工作时，芯片焊盘13用于实现封装基板10和芯片堆叠结构之间控制信号的传递，以及相邻芯片11之间的控制信号的传递。
55.本实施例中，所述芯片焊盘13包括引线焊盘(bond pad)。
56.需要说明的是，所述芯片焊盘13位于所述芯片11背离所述封装基板10的表面上。有利于使得第一焊线结构14将封装基板10和最底部的芯片焊盘13连接，有利于使得第二焊线结构15将相邻芯片11中的芯片焊盘13连接，提高第一焊线结构14和第二焊线结构15的排布合理性。
57.所述芯片焊盘13位于所述芯片11的端部，在封装基板10的法线方向上，有利于使得远离封装基板10的芯片11露出靠近所述封装基板10的芯片上的芯片焊盘13，便于最底部的芯片11与封装基板10之间的电性连接，以及芯片11与芯片11之间的电性连接，提高封装结构中芯片11排布的合理性。
58.具体的，所述芯片焊盘13位于所述芯片11靠近所述连接端12的一端。所述芯片焊盘13位于所述芯片11靠近所述连接端12的一端，有利于减小第一焊线结构14和第二焊线结构15的长度，且有利于降低第一焊线结构14和第二焊线结构15之间交叠的概率。
59.所述封装结构还包括：键合层16，位于所述封装基板10和最靠近所述封装基板10的所述芯片11之间，以及所述芯片11和所述芯片11之间。
60.所述键合层16用于将封装基板10和最底部的所述芯片11键合在一起，以及将所述芯片11和所述芯片11键合在一起。
61.本实施例中，所述键合层16的材料为芯片粘结膜(die attach film，daf)。其他实施例中，所述键合层的材料还可以为可光刻的材料，可以根据工艺需求刻蚀成所需的形状。具体的，可光刻的键合层的材料包括：膜状干膜或液态干膜。干膜材料的弹性模量比较小，在受到热应力时容易变形而不至于破损，有利于减小封装基板与芯片之间的结合应力，以及芯片和芯片之间的结合应力。在另一些实施例中，键合层的材料还包括玻璃、介质材料和聚合物材料中的一种或多种。
62.所述第一焊线结构14，包括：第一打线，用于连接所述基板焊盘和位于芯片堆叠结
构中最靠近封装基板10的所述芯片焊盘13，用于实现最底部的芯片11与封装基板10之间的电性连接。
63.所述第二焊线结构15，包括：多个第二打线，分别用于实现芯片堆叠结构中相邻芯片11的芯片焊盘13之间的电连接。
64.在封装结构工作时，通过所述第一焊线结构14和第二焊线结构15，使得基板焊盘与各个所述芯片焊盘13实现串联，用于实现各个芯片11之间以及各个芯片11与封装基板10之间控制信号的传递。
65.本实施例中，所述焊线结构15的材料包括：金、铜和银中的一种或多种。
66.需要说明的是，所述芯片堆叠结构中相邻的两个芯片11中，靠近所述封装基板10的芯片11上的芯片焊盘13与远离所述封装基板10的芯片11侧壁的距离l(如图1所示)不宜过小也不宜过大。若所述距离l过小，在形成封装结构中，采用封装打线机进行打线的过程中，打线机头易触碰到芯片焊盘21侧部的芯片11的侧壁，阻碍打线机头正常的打线移动。若所述距离过大，远离所述封装基板10的芯片11的重心不易落在底部的芯片11上，导致芯片堆叠结构易坍塌。本实施例中，靠近所述封装基板10的芯片11上的芯片焊盘13与远离所述封装基板10的芯片11侧壁的距离l大于200微米小于1200微米。
67.所述封装结构还包括：控制芯片1，位于所述封装基板10上，与芯片堆叠结构相间隔，且与所述芯片堆叠结构与控制芯片电连接。
68.本实施例中，所述控制芯片1通过覆晶方式电性连接封装基板10中的线路层，或者，控制芯片1通过打线方式与封装基板10中的线路层电性连接。
69.所述控制芯片1通过线路层、连接端12、第一焊线结构14和第二焊线结构15，与芯片堆叠结构中的多个芯片11电连接，实现对多个芯片11的控制。
70.本实施例中，控制芯片1包括但不限于电源控制芯片、变频器控制芯片、触摸屏控制芯片、步进电机控制芯片、充电控制芯片或降压控制芯片。
71.参考图2和图3，示意本发明第二实施例封装结构的结构示意图，图3是图2的俯视图。
72.本实施例与第一实施例的相同之处在此不再赘述，本实施例与第一实施例的不同之处在于：
73.在远离所述芯片堆叠结构的方向上，所述连接端22包括多个相间隔的基板焊盘；所述芯片堆叠结构包括多个堆叠结构，每个堆叠结构均包括多个芯片21，且不同堆叠结构中芯片21的类型不同；所述第一焊线结构24，包括：多个第三打线241(图2中的实线)，分别用于将各个堆叠结构中最靠近所述封装基板20的所述芯片焊盘23分别与相对应的所述基板焊盘连接；所述第二焊线结构25，包括：多个第四打线251(图2中的虚线)，分别用于实现各个所述堆叠结构中相邻芯片21中的所述芯片焊盘23之间的连接。
74.本实施例中，将远离所述芯片堆叠结构的方向作为第一方向(如图3中x指向)，所述封装基板20上与第一方向相垂直的方向为第二方向(如图3中y指向)，在远离所述芯片堆叠结构的方向上，具体的，在第一方向上，所述连接端22包括多个相间隔的基板焊盘，与连接端22的各基板焊盘，在同一第二方向上分布的情况相比，可以减少连接端22在第二方向上占用的封装基板20的尺寸，提高封装基板20的表面积利用率，缩小封装结构的体积。
75.本实施例中，所述堆叠结构的数量与所述基板焊盘的数量相同，也就是说，芯片类
型的数量与基板焊盘的数量相同。一个基板焊盘通过第一焊线结构24和第二焊线结构25，只与同一类型芯片21的芯片焊盘23电性连接。如此设置，有利于优化连接不同类型芯片21的第一焊线结构24和第二焊线结构25的分布，能够避免连接不同类型芯片21的第一焊线结构24和第二焊线结构25在封装基板20表面法线上相交叠，提高封装基板布局的合理性。
76.具体的，在远离所述芯片堆叠结构的方向上，所述基板焊盘依次包括：第一焊盘221和第二焊盘222；所述芯片堆叠结构包括第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构包括两个第一型芯片211，所述第二堆叠结构包括两个第二型芯片212。
77.所述第三打线241的数量为两个，一个所述第三打线241用于将所述第一堆叠结构中最靠近所述封装基板20的所述芯片焊盘23与所述第一焊盘221连接，另一个所述第三打线241用于将所述第二堆叠结构中最靠近所述封装基板20的所述芯片焊盘23与所述第二焊盘222连接。
78.所述第四打线251的数量为两个，一个所述第四打线251用于实现相邻所述第一型芯片中的所述芯片焊盘23之间的连接，另一个所述第四打线251用于实现相邻所述第二型芯片中的所述芯片焊盘23之间的连接。
79.本实施例中，一个第三打线241用于将第一焊盘221与第一堆叠结构中最底部的所述芯片焊盘23连接，另一个第三打线241用于将第二焊盘222与第二堆叠结构中最底部的芯片焊盘23连接，所述第二焊盘222相比于所述第一焊盘221远离所述芯片堆叠结构，且所述第二堆叠结构位于所述第一堆叠结构的上方，使得连接第二堆叠结构中芯片焊盘23的第三打线241，位于连接第一堆叠结构中芯片焊盘23的第三打线241的外部，两个第三打线241不易出现交叠，降低两个第三打线241之间短接的风险；因为所述第二堆叠结构位于所述第一堆叠结构的上方，因此，连接两个第一型芯片的芯片焊盘23的第四打线251，与连接两个第二型芯片的芯片焊盘23的第四打线不会出现交叠，降低两个第四打线251之间短接的风险，如此设置能够降低所述第三打线241和第四打线251之间的短接的风险，提高封装结构中焊线结构25布局的合理性。
80.作为一种示例，所述封装结构用于传输数据信号(dq)。具体的，与第二焊盘222连接的第三打线241和第二堆叠结构内部的第四打线251使得第二堆叠结构中第二型芯片传输高于16bit的数据信号；与第一焊盘221连接的第三打线241和第一堆叠结构内部的第四打线251使得第一堆叠结构中第一型芯片传输低于16bit的数据信号。
81.需要说明的是，所述封装结构用于传输数据信号时，通过第一焊线结构24和第二焊线结构25的设置，不同类型的芯片之间相互并联。例如，在封装结构工作时，不同类型的芯片之间不同时工作。具体的，所述芯片类型有两种，所述第一型芯片和第二型芯片相互并联，且当第一型芯片工作时，第二型芯片停止工作，当第二型芯片工作时，第一型芯片停止工作。
82.参考图4和图5，示意本发明第三实施例封装结构的结构示意图，图5是图4的俯视图。
83.本实施例与第一实施例的相同之处在此不再赘述，本实施例与第一实施例的不同之处在于：
84.所述芯片焊盘33包括：相间隔的第一芯片电源焊盘331和第二芯片电源焊盘332，
所述芯片焊盘33在所述封装基板30上的投影中，最靠近所述连接端32的是第一芯片电源焊盘331，且在所述投影中，相邻芯片31的第一芯片电源焊盘331相邻，且相邻芯片31的第二芯片电源焊盘332相邻；所述芯片堆叠结构包括多个堆叠结构，每个所述堆叠结构均包括多个芯片31，且不同堆叠结构中芯片31的类型不同；堆叠结构中，最靠近所述封装基板30的芯片31为下芯片，最远离所述封装基板30的为上芯片；所述第一焊线结构34，包括：多个第五打线341，分别用于将各个所述芯片31的所述第一芯片电源焊盘331均与所述连接端32连接；所述第二焊线结构35，包括：多个第六打线351，用于实现各个所述堆叠结构中相邻所述芯片31的第二芯片电源焊盘332连接；以及一个或多个第七打线352，用于将堆叠结构的上芯片与位于堆叠结构上方另一堆叠结构的下芯片的第一芯片电源焊盘331相连接。
85.作为一种示例，所述第一焊线结构34和第二焊线结构35作为封装基板30与芯片堆叠结构之间的电源(pg)回流各自所流过的路径。
86.本实施例提供的封装结构中，通过所述第五打线341、第六打线351以及第七打线352构成了封装基板30与芯片堆叠结构之间的电源回流各自所流过的路径。
87.本实施例中，将远离所述芯片堆叠结构的方向作为第一方向(图5中x指向)，所述封装基板30上与第一方向相垂直的方向为第二方向(图5中y指向)，在远离所述芯片堆叠结构的方向上，具体的，是第一方向上，所述连接端32包括多个相间隔的基板焊盘，与连接端32的各基板焊盘，在同一第二方向上分布的情况相比，可以减少连接端32在第二方向上占用的封装基板30的尺寸，提高封装基板30的表面积利用率，缩小封装结构的体积。
88.本实施例中，所述芯片堆叠结构包括第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构包括依次远离所述封装基板30的第一芯片311和第二芯片312，所述第二堆叠结构包括依次远离所述封装基板30的第三芯片313和第四芯片314。
89.所述连接端32包括：在远离所述芯片堆叠结构的方向上，依次间隔排布的第一基板电源焊盘321、第二基板电源焊盘322以及第三基板电源焊盘323。
90.所述第五打线341的数量为四个，分别将所述第一基板电源焊盘321与所述第一芯片311的第一芯片电源焊盘331连接，将所述第二基板电源焊盘322与所述第二芯片312的第一芯片电源焊盘331连接，将第二基板电源焊盘322与所述第三芯片313的第一芯片电源焊盘331连接，将所述第三基板电源焊盘323与所述第四芯片314的第一芯片电源焊盘331连接。
91.需要说明的是，与第二基板电源焊盘322连接的两个所述第五打线341，在使得第二芯片312和第三芯片313与封装基板30电连接的同时，还使得所述第二芯片312和第三芯片313电连接。
92.所述第六打线351的数量为两个，分别将所述第一芯片311的第二芯片电源焊盘332与所述第二芯片312的第二芯片电源焊盘332连接，将所述第三芯片313的第二芯片电源焊盘332与所述第四芯片314的第二芯片电源焊盘332连接。
93.所述第七打线352的数量为一个，将所述第二芯片312的第一芯片电源焊盘331与所述第三芯片313的第一芯片电源焊盘331连接。所述第七打线352使得所述第二芯片312和所述第三芯片313之间多了一个连通路径，有利于降低所述第二芯片312和第三芯片313之间的压降，使得所述第二芯片312和第三芯片313之间的电阻较小。
94.本实施例中，第二芯片312位于所述第一芯片311上，第三芯片313位于所述第二芯
片312上，第四芯片314位于所述第三芯片313上。从而与所述第二芯片312连接的第五打线341位于与第一芯片311连接的第五打线341的外部，与所述第三芯片313连接的第五打线341位于与第二芯片312连接的第五打线341的外部，与所述第四芯片314连接的第五打线341位于与第三芯片313连接的第五打线341的外部，各个所述第五打线341之间不易存在交叠，降低了不同第五打线341之间短接的风险，提高封装结构中焊线结构35布局的合理性。
95.本实施例中，所述第六打线351用于实现同类型的芯片中第二芯片电源焊盘332之间的连接，从而连接第一芯片311和第二芯片312中的第二芯片电源焊盘332的第六打线351相对于连接第二芯片312的第五打线341更靠近封装基板30，同理，连接第三芯片313和第四芯片314中的第二芯片电源焊盘332的第六打线351相对于连接第四芯片314的第五打线341更靠近封装基板30，从而第六打线351不易与第五打线341存在交叠，降低了第五打线341和第六打线351之间短接的风险，提高封装结构中焊线结构35布局的合理性。
96.需要说明的是，连接第二芯片312的第一芯片电源焊盘331和所述第三芯片313的第一芯片电源焊盘331的第七打线352位于连接第二芯片的第五打线341外部，且位于连接第三芯片313的第五打线341的内部，从而第七打线352不易与第五打线341和第六打线351存在交叠，降低了第七打线352与第五打线341和第六打线351之间短接的风险，提高封装结构中焊线结构布局的合理性。
97.所述芯片堆叠结构中最远离所述封装基板30的芯片为顶部芯片；所述封装结构还包括：侧部焊盘37，位于所述封装基板30上，且所述侧部焊盘37位于所述芯片堆叠结构背离所述连接端32的一侧；再布线焊盘，位于顶部芯片上，且相对于顶部芯片的芯片焊盘靠近所述侧部焊盘37；再布线结构，位于顶部芯片上，用于实现再布线焊盘与第一芯片电源焊盘331或第二芯片电源焊盘332中的一个或两个连接；所述封装结构还包括：第三焊线结构353，用于将所述侧部焊盘37与所述再布线焊盘连接。
98.所述再布线结构与所述第一芯片电源焊盘331和第二芯片电源焊盘332中的一个或两个连接，所述再布线结构与所述再布线焊盘36连接，因为所述再布线焊盘36位于顶部芯片的顶部，所述侧部焊盘37位于所述芯片堆叠结构背离所述连接端32的一侧，从而所述第三焊线结构353与第一焊线结构34和第二焊线结构35分别位于所述芯片堆叠结构的两侧，避免了第三焊线结构353与第一焊线结构34和第二焊线结构35交叠，降低了第三焊线结构353与第一焊线结构34和第二焊线结构35短接的风险，提高封装结构中焊线结构布局的合理性。
99.参考图6和图7，示意本发明第四实施例封装结构的结构示意图，图7是图6的俯视图。
100.本实施例与第一实施例的相同之处在此不再赘述，本实施例与第一实施例的不同之处在于：
101.所述芯片焊盘43包括：相间隔的第一芯片电源焊盘431和第二芯片电源焊盘432，所述芯片焊盘43在所述封装基板40上的投影中，最靠近所述连接端42的是第一芯片电源焊盘431，且在所述投影中，相邻芯片41的第一芯片电源焊盘431相邻，且相邻芯片41的第二芯片电源焊盘432相邻；所述芯片堆叠结构包括多个堆叠结构，每个所述堆叠结构均包括多个芯片41，且不同堆叠结构中芯片41的类型不同；堆叠结构中，最靠近所述封装基板40的芯片41为下芯片，最远离所述封装基板40的为上芯片；所述第一焊线结构44，包括：多个第八打
线441，分别用于将最靠近所述封装基板40以及最远离所述封装基板40的与所述连接端42连接；所述第二焊线结构45，包括：多个第九打线451，用于实现各个所述堆叠结构中相邻所述芯片41的第二芯片电源焊盘432连接；以及一个或多个第十打线452，用于将堆叠结构的上芯片与位于堆叠结构上方另一堆叠结构的下芯片的第一芯片电源焊盘431相连接。
102.作为一种示例，所述第一焊线结构44和第二焊线结构45作为封装基板40与芯片堆叠结构之间的电源(pg)回流各自所流过的路径。
103.本实施例提供的封装结构中，通过所述第八打线441、第九打线451以及第十打线452构成了封装基板40与芯片堆叠结构之间的电源回流各自所流过的路径。
104.所述芯片堆叠结构包括第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构包括依次远离所述封装基板40的第一芯片411和第二芯片412，所述第二堆叠结构包括依次远离所述封装基板40的第三芯片413和第四芯片414。
105.所述连接端42包括：间隔排布的第四基板电源焊盘421以及第五基板电源焊盘422。
106.所述第八打线441的数量为两个，分别将所述第四基板电源焊盘421与所述第一芯片411的第一芯片电源焊盘431连接，将所述第五基板电源焊盘422与所述第四芯片414的第一芯片电源焊盘431连接。
107.所述第九打线451的数量为两个，分别将所述第一芯片411的第二芯片电源焊盘432与所述第二芯片412的第二芯片电源焊盘432连接，将所述第三芯片413的第二芯片电源焊盘432与所述第四芯片414的第二芯片电源焊盘432连接。
108.所述第十打线452的数量为一个，将所述第二芯片412的第一芯片电源焊盘431与所述第三芯片413的第一芯片电源焊盘431连接。
109.本实施例中，第二芯片412位于所述第一芯片411上，第三芯片413位于所述第二芯片412上，第四芯片414位于所述第三芯片413上。从而与所述第四芯片414连接的第八打线441位于与第一芯片411连接的第八打线441的外部，各个所述第八打线441之间不易存在交叠，降低了不同第八打线441之间短接的风险，提高封装结构中焊线结构45布局的合理性。
110.本实施例中，所述第九打线451用于实现同类型的芯片中第二芯片电源焊盘432之间的连接，从而连接第一芯片411和第二芯片412中的第二芯片电源焊盘432的第九打线451相对于连接第一芯片412的第八打线441更远离封装基板40，同理，连接第三芯片413和第四芯片414中的第二芯片电源焊盘432的第九打线451相对于连接第四芯片414的第八打线441更靠近封装基板40，从而第九打线451不易与第八打线441存在交叠，降低了第八打线441和第九打线451之间短接的风险，提高封装结构中焊线结构45布局的合理性。
111.需要说明的是，连接第二芯片412的第一芯片电源焊盘431和所述第三芯片413的第一芯片电源焊盘431的第十打线452位于两个所述第八打线441外部，且第十打线452位于与第一芯片412连接的第八打线441的外部，位于与第四芯片414连接的第八打线441的内部，从而第十焊线452不易与第八打线441和第九打线451存在交叠，降低了第十焊线452与第八打线441和第九打线451之间短接的风险，提高封装结构中焊线结构布局的合理性。
112.所述芯片堆叠结构中最远离所述封装基板40的芯片为顶部芯片；所述封装结构还包括：侧部焊盘47，位于所述封装基板40上，且所述侧部焊盘47位于所述芯片堆叠结构背离所述连接端42的一侧；再布线焊盘，位于顶部芯片上，且相对于顶部芯片的芯片焊盘靠近所
述侧部焊盘47；再布线结构，位于顶部芯片上，用于实现再布线焊盘与第一芯片电源焊盘431或第二芯片电源焊盘432中的一个或两个连接；所述封装结构还包括：第三焊线结构453，用于将所述侧部焊盘47与所述再布线焊盘连接。
113.所述再布线结构与所述第一芯片电源焊盘431和第二芯片电源焊盘432中的一个或两个连接，所述再布线结构与所述再布线焊盘46连接，因为所述再布线焊盘46位于顶部芯片的顶部，所述侧部焊盘47位于所述芯片堆叠结构背离所述连接端42的一侧，从而所述第三焊线结构453与第一焊线结构44和第二焊线结构45分别位于所述芯片堆叠结构的两侧，避免了第三焊线结构453与第一焊线结构44和第二焊线结构45交叠，降低了第三焊线结构453与第一焊线结构44和第二焊线结构45短接的风险，提高封装结构中焊线结构布局的合理性。
114.相应地，本发明实施例还提供一种电子设备，所述电子设备包含前述的封装结构。
115.封装结构的体积较小，封装制作成本较低，相应使得电子设备能够满足微型化趋势，同时降低了电子设备的成本。
116.所述电子设备为机顶盒、电视、投影仪或手机。
117.对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。