一种三维芯片的制备方法及三维芯片与流程

1.本发明涉及集成电路技术领域，尤其涉及一种三维芯片的制备方法及三维芯片。


背景技术：

2.当前，芯片晶体管尺寸已接近物理极限，芯片性能的提升更多的依赖于三维集成技术的发展。细间距、高密度的三维集成电路3dic可提高芯片整体性能和空间利用率，并降低芯片制造成本。
3.现有技术中，一般是将逻辑芯片和存储芯片进行混合键合工艺处理，并堆叠形成金属连接形成3dic。但是芯片之间的热量不能得到有效的传输，同时单个的混合键合部hybrid bonding部承受的应力过大，易造成hybrid bonding部对应的介质层裂开，影响器件的整体性能。


技术实现要素：

4.针对现有技术存在的问题，本发明实施例提供了一种三维芯片的制备方法及三维芯片，用于解决现有技术中在制备3d三维芯片时，由于晶圆之间的热量无法得到有效传输，且单个混合键合部承受的应力过大，易开裂；晶圆之间填充sio2时，会存在填充空洞，进而影响器件的整体性能的技术问题。
5.本发明提供一种三维芯片的制备方法，所述方法包括：
6.提供至少两片晶圆；
7.在所述至少两片晶圆之间形成真实混合键合部以及虚拟混合键合部；所述至少两片晶圆通过所述真实混合键合部及所述虚拟混合键合部连接；所述真实混合键合部用于所述两片晶圆之间的信号传输，所述虚拟混合键合部无任何信号传输。
8.上述方案中，所述在所述至少两片晶圆之间形成虚拟混合键合部，包括：
9.在所述三维芯片中一晶圆的介质层与另一晶圆的介质层之间形成所述虚拟混合键合部。
10.上述方案中，所述在所述至少两片晶圆之间形成虚拟混合键合部，包括：
11.根据所述真实混合键合部的分布间距，确定所述虚拟混合键合部的分布位置；
12.基于所述虚拟混合键合部的分布位置在所述至少两片晶圆之间形成虚拟混合键合部。
13.上述方案中，所述根据所述真实混合键合部的分布间距，确定所述虚拟混合键合部的分布位置，包括：
14.若确定相邻两个真实混合键合部之间的分布间距满足预设的第一距离阈值时，在相邻两个真实混合部之间设置相应数量的所述虚拟混合键合部的分布位置。
15.上述方案中，所述根据所述真实混合键合部的分布间距，确定所述虚拟混合键合部的分布位置，包括：
16.若确定相邻两个真实混合键合部区域之间的分布间距为第二距离阈值时，在相邻
两个真实混合键合部区域之间的非真实混合键合部区域中，按照预设的虚拟混合键合部的分布间距确定所述虚拟混合键合部的分布位置。
17.上述方案中，虚拟混合键合部间距大于真实混合键合部间距；所述虚拟混合键合部间距包括两个相邻的所述虚拟混合键合部之间的分布间距，所述真实混合键合部间距包括两个相邻的所述真实混合键合部之间的分布间距。
18.本发明还提供一种三维芯片，所述三维芯片包括：
19.至少两片晶圆；
20.所述晶圆之间设置有真实混合键合部以及虚拟混合键合部；
21.所述真实混合键合部用于实现所述晶圆之间的电性连接；所述真实混合键合部用于所述两片晶圆之间的信号传输，所述虚拟混合键合部无任何信号传输。
22.上述方案中，所述虚拟混合键合部位于所述三维芯片中一晶圆的介质层与另一晶圆的介质层之间。
23.上述方案中，若相邻两个真实混合键合部之间的分布间距满足预设的第一距离阈值时，相邻真实混合键合部之间设置有相应数量的所述虚拟混合键合部。
24.上述方案中，若确定相邻两个真实混合键合部区域之间的分布间距为第二距离阈值时，相邻两个真实混合键合部区域之间的非真实混合键合部区域中设置有多个所述虚拟混合键合部。
25.上述方案中，虚拟混合键合部间距大于真实混合键合部间距；所述虚拟混合键合部间距包括两个相邻的所述虚拟混合键合部之间的分布间距，所述真实混合键合部间距包括两个相邻的所述真实混合键合部之间的分布间距。
26.本发明提供一种三维芯片的制备方法及三维芯片，方法包括：提供至少两片晶圆；在所述至少两片晶圆之间形成真实混合键合部以及虚拟混合键合部；所述虚拟混合键合部设置在相邻的两个所述真实混合键合部之间，所述虚拟混合键合部无任何信号传输；如此，至少两片晶圆可通过真实混合键合部实现电性连接，并且在两片晶圆之间设置有虚拟混合键合部，这样两片晶圆之间的热量可通过虚拟键合部和真实混合键合部传输至基板，基板再通过球栅阵列式封装bga将热量传递至基板外部，从而提高三维芯片的散热效果；同时因虚拟混合键合部可同时分散应力，减轻单个真实混合键合部承受的应力，避免真实混合键合部开裂；另外，虚拟混合键合部可提高混合键合部分布的均匀性，在向两片晶圆之间填充sio2时，避免填充空洞，确保器件的整体性能；并且，虚拟混合键合部无任何信号传输，也可以避免信号干扰。
附图说明
27.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
28.图1为本发明实施例提供的三维芯片制备方法流程示意图；
29.图2为本发明实施例提供的三维芯片的整体结构示意图；
30.图3为本发明实施例提供的三维芯片的另一整体结构示意图。
具体实施方式
31.为了解决现有技术中在制备3d三维芯片时，由于晶圆之间的热量无法得到有效传输，且单个混合键合部承受的应力过大，易开裂；晶圆之间填充sio2时，会存在填充空洞，进而影响器件的整体性能的技术问题。本发明提供了一种三维芯片的制备方法及三维芯片。
32.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
33.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
34.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
35.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
36.下面通过附图及具体实施例对本发明的技术方案做进一步的详细说明。
37.本实施例提供一种三维芯片的制备方法，如图1所示，方法包括：
38.s110，提供至少两片晶圆；
39.一般来说，提供的至少两片晶圆可以为不同功能的晶圆，也可以为相同功能的晶圆。比如晶圆为两片时，且两片晶圆功能不同时，其中一片晶圆可以为存储晶圆，另一片晶圆可以为逻辑晶圆。
40.其中，存储晶圆从下到上依次设置有：衬底、器件层、金属层及介质层形成的第一叠层、铝pad；其中，金属层及介质层均至少包括一层，金属层及介质层的位置关系为交叉层叠。器件层和底层金属层之间填充有钨，用于作为阻挡层。
41.逻辑晶圆从下到上依次设置有：衬底、器件层、金属层及介质层形成的第二叠层、铜pad。同样的，逻辑晶圆中的金属层及介质层均至少包括一层，金属层及介质层的位置关系为交叉层叠。器件层和底层金属层之间填充有钨，用于作为阻挡层。其中，存储晶圆和逻辑晶圆中的介质层材料为氧化硅、氮化硅等介质材料。
42.s111，在所述至少两片晶圆之间形成真实混合键合部以及虚拟混合键合部；所述至少两片晶圆通过所述真实混合键合部及所述虚拟混合键合部连接；所述真实混合键合部用于所述两片晶圆之间的信号传输，所述虚拟混合键合部无任何信号传输。
43.本步骤主要实现对至少两片晶圆的键合，在至少两片晶圆之间形成真实混合键合部以及虚拟混合键合部；至少两片晶圆通过真实混合键合部及虚拟混合键合部连接；虚拟
混合键合部包括多个。
44.在一种可选的实施例中，在至少两片晶圆之间形成真实混合键合部，包括：
45.在半导体器件中一晶圆的金属层与另一晶圆的金属层之间形成真实混合键合部。
46.具体来讲，在一晶圆的金属层及介质层形成的第一叠层中设置有第一键合部，第一键合部贯穿第一叠层与该晶圆的底层金属层电性连接。
47.同样的，在另一晶圆的金属层及介质层形成的第二叠层中设置有第二键合部，第二键合部贯穿第二叠层与另一晶圆的底层金属层电性连接。
48.其中，针对任一晶圆来说，当晶圆的正面朝上时，底层金属层为位于叠层最下方的金属层，也可以理解为晶圆的第一层金属层。
49.晶圆的正面为形成有器件层的一侧，第一键合部及第二键合部的材料可以为导电材料，例如可以为铜、铝、钨等，本实施例优选为铜。
50.在对两片晶圆进行键合时，可以将一晶圆的正面朝上，另一晶圆的正面朝下，使得第一键合部和第二键合部对准后接触，实现第一键合部和第二键合部的电性连接。那么真实混合键合部即包括：电性连接后的第一键合部和第二键合部。
51.本实施例中，真实混合键合部用于两片晶圆之间的信号传输，信号可以包括：电源信号、数据信号以及指令信号中的任意一种信号。
52.而在实际应用中，真实混合键合部的数量较少，分布也不均匀，无法确保晶圆之间的散热效果；同时在填充两片晶圆之间填充sio2时，会存在填充空洞，导致应力分布不均匀，晶圆之间的应力会集中在少量的真实混合键合部，导致真实混合键合部对应的介质层开裂。因此本实施例在两片晶圆之间还形成有多个虚拟混合键合部。
53.在一种可选的实施例中，在至少两片晶圆之间形成虚拟混合键合部，包括：
54.在三维芯片中一晶圆的介质层与另一晶圆的介质层之间形成虚拟混合键合部。
55.具体来讲，在一晶圆的金属层及介质层形成的第一叠层中设置有第三键合部，第三键合部贯穿第一叠层与该晶圆的介质层连接。
56.同样的，在另一晶圆的金属层及介质层形成的第二叠层中设置有第四键合部，第四键合部贯穿第二叠层与另一晶圆的介质层连接。
57.其中，与第三键合部连接的介质层可以为第一叠层中的任一介质层，与第四键合部连接的介质层可以为第二叠层中的任一介质层。但是由于与第一键合部连接的金属层为第一叠层中的底层金属层，与第二键合部连接的金属层为第二叠层中的底层金属层，因此为了便于工艺制作，本实施例中在设置第三键合部和第四键合部时，第三键合部贯穿第一叠层与一晶圆的底层介质层连接，第四键合部贯穿第二叠层与另一晶圆的底层介质层连接。
58.这里，为当晶圆的正面朝上时，底层介质层为位于叠层最下方的介质层，也可以理解为晶圆的第一层介质层。
59.在对两片晶圆进行键合时，可以将一晶圆的正面朝上，另一晶圆的正面朝下，在第一键合部和第二键合部对准时，确保第三键合部和第四键合部对准接触，实现第三键合部和第四键合部的连接。那么虚拟混合键合部包括：连接后的第三键合部和第四键合部。
60.可以理解的是，虚拟混合键合部位于在介质层之间，无电连接属性，虚拟混合键合部无任何信号传输，因此可避免出现信号干扰问题。
61.在一种可选的实施例中，在至少两片晶圆之间形成虚拟混合键合部，包括：
62.根据真实混合键合部的分布间距，确定虚拟混合键合部的分布位置；
63.基于虚拟混合键合部的分布位置在至少两片晶圆之间形成虚拟混合键合部。
64.在一种可选的实施例中，根据真实混合键合部的分布间距，确定虚拟混合键合部的分布位置，包括：
65.若确定相邻两个真实混合键合部之间的分布间距满足预设的第一距离阈值时，在相邻两个真实混合部之间设置相应数量的虚拟混合键合部的分布位置。
66.举例来讲，若确定相邻真实混合键合部的分布间距x满足8《x≤15μm时，在相邻两个真实混合键合部之间设置一个虚拟混合键合部的分布位置；真实混合键合部与虚拟混合键合部相邻。
67.可参考图2，若在某个区域，相邻两个真实混合键合部之间的分布间距较小，满足8《x≤15μm时，那么可以对该区域中的相邻真实混合键合部之间设置一个虚拟混合键合部的分布位置，使得虚拟混合键合部与真实混合键合部相邻。
68.若确定相邻真实混合键合部的分布间距x满足15《x≤20μm时，在相邻真实混合键合部之间设置至少两个虚拟混合键合部的分布位置。
69.可参考图3，若在某个区域，相邻两个真实混合键合部之间的分布间距较大，满足15《x≤20μm时，那么可以对该区域中的相邻真实混合键合部之间设置至少两个虚拟混合键合部的分布位置，使得至少两个虚拟混合键合部位于相邻真实混合键合部之间。
70.在图2和图3中，虚拟混合键合部如标记1所示，真实混合键合部如标记2所示。
71.实际应用中，还有可能出现某几个区域(比如晶圆左侧区域和右侧区域)中存在较为密集的真实混合键合部，而中间区域并没有设置真实混合键合部，因此在一种可选的实施例中，根据真实混合键合部的分布间距，确定虚拟混合键合部的分布位置，包括：
72.若确定相邻真实混合键合部区域之间的分布间距为第二距离阈值时，在相邻真实混合键合部区域之间的非真实混合键合部区域中，按照预设的虚拟混合键合部的分布间距确定虚拟混合键合部的分布位置，虚拟混合键合部的分布位置包括多个。其中，真实混合键合部区域为分布有较为密集的真实混合键合部的区域，非真实混合键合部区域为未分布有真实混合键合部的区域；第二距离阈值大于100μm。
73.值得注意的是，本实施例中虚拟混合键合部间距大于真实混合键合部间距，虚拟混合键合部间距为两个相邻的虚拟混合键合部之间的分布间距，真实混合键合部间距为两个相邻的真实混合键合部之间的分布间距。一般来说，虚拟混合键合部的分布间距为真实混合键合部的分布间距的1.8～2.2倍。
74.并且，虚拟混合键合部的数量大于真实混合键合部的数量，虚拟混合键合部的数量与真实混合键合部的数量之间的比例900:1～1100:1，优选地为1000:1。
75.本实施例中至少两片晶圆可通过真实混合键合部实现电性连接，并且在两片晶圆之间设置有多个虚拟混合键合部，这样两片晶圆之间的热量可通过多个虚拟键合部和真实混合键合部传输至基板，基板再通过球栅阵列式封装bga将热量传递至基板外部，从而提高三维芯片的散热效果；同时因多个虚拟混合键合部可同时分散应力，减轻单个真实混合键合部承受的应力，避免真实混合键合部对应的介质层开裂；另外，多个虚拟混合键合部可提高混合键合部分布的均匀性，在向两片晶圆之间填充sio2时，避免填充空洞，确保器件的整
体性能；并且因虚拟混合键合部位于在介质层之间，无电连接属性，因此可避免由于和金属层互联带来的信号干扰问题。
76.基于同一发明构思，本实施例还提供一种三维芯片，如图2所示，三维芯片包括：
77.至少两片晶圆；
78.晶圆之间设置有真实混合键合部1以及虚拟混合键合部2；
79.真实混合键合部1用于实现晶圆之间的电性连接；
80.虚拟混合键合部2设置在相邻的两个真实混合键合部1之间，真实混合键合部1用于两片晶圆之间的信号传输，虚拟混合键合部2无任何信号传输；虚拟混合键合部2包括多个。
81.一般来说，提供的至少两片晶圆可以为不同功能的晶圆，也可以为相同功能的晶圆。比如晶圆为两片时，且两片晶圆功能不同时，其中一片晶圆可以为存储晶圆，另一片晶圆可以为逻辑晶圆。
82.其中，存储晶圆从下到上依次设置有：衬底、器件层、金属层及介质层形成的第一叠层、铝pad；其中，金属层及介质层均至少包括一层，金属层及介质层的位置关系为交叉层叠。器件层和底层金属层之间填充有钨，用于作为阻挡层。
83.逻辑晶圆从下到上依次设置有：衬底、器件层、金属层及介质层形成的第二叠层、铜pad。同样的，在逻辑晶圆中金属层及介质层均至少包括一层，金属层及介质层的位置关系为交叉层叠。器件层和底层金属层之间填充有钨，用于作为阻挡层。其中，存储晶圆和逻辑晶圆中的介质层材料为氧化硅、氮化硅等介质材料。
84.为方便描述，这里以三维芯片包括有两片晶圆为例进行说明。继续参考图2，真实混合键合部1位于三维芯片中一晶圆3的金属层与另一晶圆4的金属层之间。虚拟混合键合部2位于三维芯片中一晶圆3的介质层与另一晶圆4的介质层之间。
85.具体来讲，具体来讲，真实混合键合部1包括：
86.第一键合部5，位于一晶圆3的金属层及介质层形成的第一叠层中，第一键合部5贯穿第一叠层与晶圆的底层金属层6电性连接；
87.第二键合部7，位于另一晶圆4的金属层及介质层形成的第二叠层中，第二键合部7贯穿第二叠层与另一晶圆4的底层金属层8电性连接。
88.其中，针对任一晶圆来说，当晶圆的正面朝上时，底层金属层为位于叠层最下方的金属层，也可以理解为晶圆的第一层金属层。
89.晶圆的正面为形成有器件层的一侧，第一键合部及第二键合部的材料可以为导电材料，例如可以为铜、铝、钨等，本实施例优选为铜。
90.本实施例中，真实混合键合部1用于两片晶圆之间的信号传输，信号可以包括：电源信号、数据信号以及指令信号中的任意一种信号。
91.而在实际应用中，真实混合键合部1的数量较少，分布也不均匀，无法确保晶圆之间的散热效果；同时在填充两片晶圆之间填充sio2时，会存在填充空洞，导致应力分布不均匀，晶圆之间的应力会集中在少量的真实混合键合部1，导致真实混合键合部对应的介质层开裂。因此本实施例在两片晶圆之间还形成有多个虚拟混合键合部2。
92.虚拟混合键合部2包括：
93.第三键合部9，位于所述一晶圆3的金属层及介质层形成的第一叠层中，第三键合
部9贯穿第一叠层与晶圆的介质层连接；
94.第四键合部10，位于另一晶圆4的金属层及介质层形成的第二叠层中，第四键合部10贯穿第二叠层与另一晶圆4的介质层连接；
95.第三键合部9与第四键合部10连接。
96.其中，与第三键合部9连接的介质层可以为第一叠层中的任一介质层，与第四键合部10连接的介质层可以为第二叠层中的任一介质层。但是由于与第一键合部5连接的金属层为第一叠层中的底层金属层，与第二键合部7连接的金属层为第二叠层中的底层金属层，因此本实施例中在设置第三键合部9和第四键合部10时，为了便于工艺制作，第三键合部9贯穿第一叠层与一晶圆3的底层介质层11连接，第四键合部10贯穿第二叠层与另一晶圆4的底层介质层12连接。
97.这里，针对任一晶圆来说，当晶圆的正面朝上时，底层介质层为位于叠层最下方的介质层，也可以理解为晶圆的第一层介质层。
98.在对两片晶圆进行键合时，可以将一晶圆3的正面朝上，另一晶圆4的正面朝下，在第一键合部5和第二键合部7对准时，确保第三键合部9和第四键合部10对准接触，实现第一键合部5和第二键合部7的电性连接，以及实现第三键合部9和第四键合部10的连接。
99.可以理解的是，虚拟混合键合部2位于在介质层之间，无电连接属性，虚拟混合键合部2无任何信号传输，因此可避免出现信号干扰问题。
100.进一步地，虚拟混合键合部2的分布位置可以根据真实混合键合部1的分布间距确定。
101.在一种可选的实施例中，若确定相邻两个真实混合键合部1之间的分布间距满足预设的第一距离阈值时，在相邻两个真实混合部1之间设置相应数量的虚拟混合键合部2的分布位置。
102.举例来讲，若确定相邻真实混合键合部的分布间距x满足8《x≤15μm时，在相邻两个真实混合键合部之间设置一个虚拟混合键合部的分布位置；真实混合键合部与虚拟混合键合部相邻。
103.可参考图2，若在某个区域，相邻两个真实混合键合部之间的分布间距较小，满足8《x≤15μm时，那么可以对该区域中的相邻真实混合键合部之间设置一个虚拟混合键合部的分布位置，使得虚拟混合键合部与真实混合键合部相邻。
104.若确定相邻真实混合键合部的分布间距x满足15《x≤20μm时，在相邻真实混合键合部之间设置至少两个虚拟混合键合部的分布位置。
105.可参考图3，若在某个区域，相邻两个真实混合键合部之间的分布间距较大，满足15《x≤20μm时，那么可以对该区域中的相邻真实混合键合部之间设置至少两个虚拟混合键合部的分布位置，使得至少两个虚拟混合键合部位于相邻真实混合键合部之间。
106.实际应用中，还有可能出现某几个区域(比如晶圆左侧区域和右侧区域)中存在较为密集的真实混合键合部1，而中间区域并没有设置真实混合键合部1，在一种可选的实施例中，若确定相邻真实混合键合部1区域之间的分布间距为第二距离阈值时，相邻真实混合键合部1区域之间的非真实混合键合部区域中设置有多个虚拟混合键合部2。其中，第二距离阈值大于100μm。
107.其中，真实混合键合部区域为分布有较为密集的真实混合键合部1的区域，非真实
混合键合部区域为未分布有真实混合键合部1的区域。
108.值得注意的是，本实施例中虚拟混合键合部2间距大于真实混合键合部1间距，虚拟混合键合部2间距为两个相邻的虚拟混合键合部2之间的分布间距，真实混合键合部1间距为两个相邻的真实混合键合部1之间的分布间距。一般来说，虚拟混合键合部2的分布间距为真实混合键合部1的分布间距的1.8～2.2倍。
109.并且，虚拟混合键合部2的数量大于真实混合键合部1的数量，虚拟混合键合部2的数量与真实混合键合部1的数量之间的比例为900:1～1100:1，优选地为1000:1。
110.本实施例中至少两片晶圆可通过真实混合键合部实现电性连接，并且在两片晶圆之间设置有多个虚拟混合键合部，这样两片晶圆之间的热量可通过多个虚拟键合部和真实混合键合部传输至基板，基板再通过球栅阵列式封装bga将热量传递至基板外部，从而提高三维芯片的散热效果；同时因多个虚拟混合键合部可同时分散应力，减轻单个真实混合键合部承受的应力，避免真实混合键合部对应的介质层开裂；另外，多个虚拟混合键合部可提高混合键合部分布的均匀性，在向两片晶圆之间填充sio2时，避免填充空洞，确保器件的整体性能；并且因虚拟混合键合部位于在介质层之间，无电连接属性，因此可避免由于和金属层互联带来的信号干扰问题。
111.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。