wat测试结构和方法
技术领域：
：1.本发明涉及半导体集成电路制造领域，特别是涉及一种wat测试结构和方法。
背景技术：
：：2.pn结是半导体器件的基本结构，在针对pn结的wat(waferacceptabletest)测试中，一般从三个维度衡量半导体器件pn结的性能，分别是正向导通压降、反向漏电流和反向击穿电压。3.目前，对于器件中的pn结来说，影响上述三个维度的一个重要的特性参数就是耗尽层宽度。尤其是在施加反向偏压的情况下，耗尽层宽度对于制定半导体电路设计中对于隔离相关的设计规则有重要的意义。在平台开发阶段，对于不同离子注入形成的pn结，能够准确表征耗尽层宽度的测试将对研发起到不可忽视的作用。4.然而，当前还没有一种wat测试结构能够直接表征pn结的耗尽层宽度，如何准确地表征器件pn结的耗尽层宽度对于器件开发具有重要意义。5.因此，有必要提出一种新的wat测试结构和方法，解决上述问题。技术实现要素：6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种wat测试结构和方法，用于解决现有技术中wat测试结构无法准确表征pn结的耗尽层宽度的问题。7.为实现上述目的及其它相关目的，本发明提供了一种wat测试结构，包括：8.多个三区阵列单元，所述三区阵列单元包括具有第一掺杂类型的输入区和输出区以及具有第二掺杂类型的基区；所述基区分隔所述输入区与所述输出区，多个所述三区阵列单元的输入区和输出区之间具有不同的间隔尺寸；所述输入区接收电压输入信号，所述输出区输出电压输出信号；9.多个电压检测阵列单元，所述电压检测阵列单元与所述三区阵列单元一一对应，所述电压检测阵列单元接收所述电压输出信号并根据所述电压输出信号的大小输出对应的电流输出信号。10.作为本发明的一种可选方案，所述第一掺杂类型为n型且所述第二掺杂类型为p型，或者，所述第一掺杂类型为p型且所述第二掺杂类型为n型。11.作为本发明的一种可选方案，多个不同的所述间隔尺寸的最大值为所述输入区与所述基区间pn结的耗尽层宽度的最大预估值，多个不同的所述间隔尺寸的最小值为所述输入区与所述基区间pn结的耗尽层宽度的最小预估值。12.作为本发明的一种可选方案，所述三区阵列单元的数量为n个，n为大于1的整数，多个所述间隔尺寸呈等差数列，其公差为所述耗尽层宽度的最大预估值与最小预估值的差值除以n-1。13.作为本发明的一种可选方案，所述电压检测阵列单元为mos管，所述mos管的源区和漏区具有第一掺杂类型，多个所述mos管与多个所述三区阵列单元一一对应。14.作为本发明的一种可选方案，所述三区阵列单元的输出区与所述mos管的栅极相连，多个所述三区阵列单元的输入区相连作为所述wat测试结构的总输入端，多个所述mos管的源区相连作为所述wat测试结构的总输出端，在多个所述mos管的漏区施加mos管输入电压。15.作为本发明的一种可选方案，所述三区阵列单元的输入区与所述mos管的漏区相连，所述wat测试结构的总输入端的输入电压同时作为所述mos管输入电压。16.作为本发明的一种可选方案，所述三区阵列单元的输入区与所述mos管的漏区或源区相连，多个所述三区阵列单元的输入区相连作为所述wat测试结构的总输入端，多个所述mos管的源区或漏区相连作为所述wat测试结构的总输出端，在多个所述mos管的栅极施加mos管开关电压。17.作为本发明的一种可选方案，所述三区阵列单元制备于半导体衬底上，所述三区阵列单元通过通孔结构与所述电压检测阵列单元相连；所述输入区与所述通孔结构之间，以及所述输出区与所述通孔结构之间还形成有第一掺杂类型的重掺区。18.本发明还提供了一种wat测试方法，包括如下步骤：19.提供如本发明所述的wat测试结构；20.在多个所述三区阵列单元的输入区施加同一电压输入信号；21.根据所述电流输出信号判断多个所述三区阵列单元中已导通的所述输入区与所述基区间pn结的数量为m；22.多个所述三区阵列单元中间隔尺寸最小的m个所述三区阵列单元中具有的最大间隔尺寸为所述耗尽层宽度的推算最小值；多个所述三区阵列单元中间隔尺寸最小的m+1个所述三区阵列单元中具有的最大间隔尺寸为所述耗尽层宽度的推算最大值。23.如上所述，本发明提供一种wat测试结构和方法，设置具有不同间隔尺寸的输入区和输出区，通过施加同一电压输入信号，判断pn结已导通的三区阵列单元的数量并表征pn结的耗尽层宽度范围。附图说明24.图1显示为本发明实施例一中单个三区阵列单元的俯视图。25.图2显示为本发明实施例一中单个三区阵列单元的截面图。26.图3显示为本发明实施例一中多个三区阵列单元和多个mos管构成的所述wat测试结构。27.元件标号说明28.100ꢀꢀꢀꢀꢀꢀꢀ三区阵列单元29.101ꢀꢀꢀꢀꢀꢀꢀ半导体衬底30.102ꢀꢀꢀꢀꢀꢀꢀ输入区31.103ꢀꢀꢀꢀꢀꢀꢀ输出区32.104ꢀꢀꢀꢀꢀꢀꢀ基区33.105ꢀꢀꢀꢀꢀꢀꢀ通孔结构34.106ꢀꢀꢀꢀꢀꢀꢀ重掺区35.107ꢀꢀꢀꢀꢀꢀꢀ硅局部氧化隔离36.108ꢀꢀꢀꢀꢀꢀꢀ层间介质层37.200ꢀꢀꢀꢀꢀꢀꢀmos管具体实施方式38.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。39.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。40.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。41.请参阅图1至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。42.实施例一43.请参阅图1至图3，本发明提供了一种wat测试结构，包括：44.多个三区阵列单元100，所述三区阵列单元100包括具有第一掺杂类型的输入区102和输出区103以及具有第二掺杂类型的基区104；所述基区104分隔所述输入区102与所述输出区103，多个所述三区阵列单元100的输入区102和输出区103之间具有不同的间隔尺寸d；所述输入区102接收电压输入信号，所述输出区103输出电压输出信号；45.多个电压检测阵列单元，所述电压检测阵列单元与所述三区阵列单元100一一对应，所述电压检测阵列单元接收所述电压输出信号并根据所述电压输出信号的大小输出对应的电流输出信号。46.作为示例，如图1所示，是单个三区阵列单元100的俯视图，所述三区阵列单元100制备于半导体衬底101上。图2是图1中单个三区阵列单元100的截面图，图3是多个三区阵列单元100和多个mos管200构成的所述wat测试结构。47.作为示例，所述第一掺杂类型为n型且所述第二掺杂类型为p型，或者，所述第一掺杂类型为p型且所述第二掺杂类型为n型。48.在本实施例中，所述第一掺杂类型为n型且所述第二掺杂类型为p型，即所述三区阵列单元100为npn结构，所述mos管为nmos管。在本发明的其他实施案例中，也可以是所述第一掺杂类型为p型而所述第二掺杂类型为n型，即所述三区阵列单元为pnp结构，所述mos管为pmos管。如图1所示，所述半导体衬底101为p型衬底，所述基区104由p型衬底的一部分构成，所述输入区102和所述输出区103通过炉管扩散工艺或离子注入工艺在所述p型衬底上形成n型掺杂区，。具体地，多个不同的所述间隔尺寸d的最大值为所述输入区与所述基区间pn结的耗尽层宽度的最大预估值，多个不同的所述间隔尺寸d的最小值为所述输入区与所述基区间pn结的耗尽层宽度的最小预估值。如图3所示，所述三区阵列单元的数量为n个，n为大于1的整数，多个所述间隔尺寸呈等差数列，其公差为所述耗尽层宽度的最大预估值与最小预估值的差值除以n-1。例如，假定耗尽层的大致宽度范围为1～2μm，则n个所述三区阵列单元的间隔尺寸d的取值范围为1～2μm。假定本实施例中n为11，图3中共有s1～s11等共11个所述三区阵列单元，则等差数列的公差为0.1μm，其间隔尺寸d的取值依次为1μm、1.1μm、1.2μm、1.3μm、1.4μm、1.5μm、1.6μm、1.7μm、1.8μm、1.9μm和2μm。在本发明的其他实施案例中，所述间隔尺寸d的取值范围及等差数列的公差也可以根据实际情况和经验进行变更。49.作为示例，如图3所示，在本实施例中，所述电压检测阵列单元为mos管200，所述mos管200的源区和漏区具有第一掺杂类型，多个所述mos管200与多个所述三区阵列单元100一一对应。50.作为示例，如图3所示，所述三区阵列单元100的输出区103与所述mos管的栅极相连，多个所述三区阵列单元100的输入区102相连作为所述wat测试结构的总输入端，多个所述mos管200的源区相连作为所述wat测试结构的总输出端，在多个所述mos管200的漏区施加mos管输入电压。51.本发明还提供了一种wat测试方法，包括如下步骤：52.提供如本实施例所述的wat测试结构；53.在多个所述三区阵列单元100的输入区102施加同一电压输入信号；54.根据所述电流输出信号判断多个所述三区阵列单元100中已导通的所述输入区102与所述基区104间pn结的数量为m；55.多个所述三区阵列单元100中间隔尺寸最小的m个所述三区阵列单元100中具有的最大间隔尺寸d为所述耗尽层宽度的推算最小值；多个所述三区阵列单元中间隔尺寸最小的m+1个所述三区阵列单元中具有的最大间隔尺寸为所述耗尽层宽度的推算最大值。56.具体地，在图3中，所述三区阵列单元100的输入区102与所述mos管200的漏区相连，所述wat测试结构的总输入端的输入电压同时作为所述mos管输入电压。在本发明的其他实施案例中，所述输入区和所述mos管的漏区还可以连接至不同输入电压源。假定所述mos管200的饱和电流为5ma，如果所述电流输出信号为20ma，则可判断多个所述三区阵列单元100中已导通的所述输入区102与所述基区104间pn结的数量为4。即，间隔尺寸d的取值依次为1μm、1.1μm、1.2μm、1.3μm的所述三区阵列单元100的pn结已导通，实际的耗尽层宽度的范围在1.3～1.4μm之间。在本实施例中的npn结构中，反向pn结的导通依靠其击穿，而pn结的击穿不仅与电场强度有关，还和空间电荷区的宽度有关，在同等电压条件下，间隔尺寸d较小的1μm、1.1μm、1.2μm、1.3μm等所述三区阵列单元100的反向pn结中的耗尽层宽度已达到其间隔尺寸d，因此将先于其他三区阵列单元的反向pn结导通，而在间隔尺寸d为1.4μm的三区阵列单元100中，耗尽层宽度还未达到其间隔尺寸d，反向pn结未导通，可知耗尽层宽度小于1.4μm，因此，实际的耗尽层宽度的范围在1.3～1.4μm之间。需要指出的，本实施例中，电压检测阵列单元为mos管200，其可以根据电压输入信号随不同间隔尺寸的对应变化给出其对应的电流输出信号，即本实施例中符合耗尽层宽度达到间隔尺寸d这一条件的三区阵列单元100所对应的mos管200将输出饱和电流信号，而其他三区阵列单元100所对应的mos管200将不输出电流信号。在本发明的其他实施案例中，电压检测阵列单元也可以选择其他可能的器件结构，根据电压输入信号随不同间隔尺寸的对应变化给出其对应的电流输出信号。57.作为示例，如图2所示，所述三区阵列单元100制备于半导体衬底101上，所述三区阵列单元100通过通孔结构105与所述电压检测阵列单元相连；所述输入区102与所述通孔结构105之间，以及所述输出区103与所述通孔结构105之间还形成有第一掺杂类型的重掺区106。可选地，所述输入区102与所述输出区103周围区域还形成有硅局部氧化隔离107(locos)，所述通孔结构105形成于层间介质层108中。本实施例中，所述三区阵列单元100与所述mos管200可以集成于同一半导体衬底101上。在本发明的其他实施案例中，所述mos管的栅极和所述输出区之间还可以并联稳压管，以使得输入区的电压可调以满足连续读值的需求；所述wat测试结构可在连续变化的电压下连续收值，以进一步分析结构特性。58.实施例二59.本实施例提供了一种wat测试结构，其与实施例一的区别在于，所述三区阵列单元的输入区与所述mos管的漏区或源区相连，多个所述三区阵列单元的输入区相连作为所述wat测试结构的总输入端，多个所述mos管的源区或漏区相连作为所述wat测试结构的总输出端，在多个所述mos管的栅极施加mos管开关电压。60.本实施例中，电压检测阵列单元为mos管，根据电压输入信号随不同间隔尺寸的对应变化给出其对应的电流输出信号。即当耗尽层宽度达到间隔尺寸d这一条件的三区阵列单元所对应的mos管将输出饱和电流信号。61.本实施例所提供wat测试结构的其他组成以及制备方法与实施例一相同，此处不再赘述。62.综上所述，本发明提供了一种wat测试结构和方法，所述wat测试结构包括：多个三区阵列单元，所述三区阵列单元包括具有第一掺杂类型的输入区和输出区以及具有第二掺杂类型的基区；所述基区分隔所述输入区与所述输出区，多个所述三区阵列单元的输入区和输出区之间具有不同的间隔尺寸；所述输入区接收电压输入信号，所述输出区输出电压输出信号；多个电压检测阵列单元，所述电压检测阵列单元与所述三区阵列单元一一对应，所述电压检测阵列单元接收所述电压输出信号并根据所述电压输出信号的大小输出对应的电流输出信号。本发明通过设置具有不同间隔尺寸的输入区和输出区，通过施加同一电压输入信号，判断pn结已导通的三区阵列单元的数量并表征pn结的耗尽层宽度范围。63.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属
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