半导体装置的制作方法

本发明涉及一种具有高压电路区域、晶体管元件区域、对晶体管元件区域和高压电路区域进行元件分离的分离区域、以及包含多列导电体的电容耦合型场板的半导体装置。

背景技术：

1、igbt、功率mosfet等功率器件除了用于马达控制用逆变器以外，还用于pdp(等离子体显示面板)、液晶面板等电源用途、空调或照明这样的家电用逆变器等多个领域。近年来，随着lsi(大规模集成电路)技术的进步，用于ac400v系的工业用电源等的高达1200v级的高耐压半导体装置(高耐压ic)被实用化。

2、使用将低侧驱动电路、高侧驱动电路、承担控制信号的电平上升/电平下降功能的电平移位电路内置于一个芯片中的、高耐压的栅极驱动器ic即hvic(high voltageintegrated circuit：高压集成电路)。图19是专利文献1的图1所记载的半导体装置的半导体区域的俯视图，示出电平移位元件的一般的hvic的俯视图。如图19所例示的那样，高压电路区域(高侧驱动电路)被搭载于第1半导体区域(n扩散区域42b)，该第1半导体区域的外周被高耐压分离区域32b包围。

3、已知有搭载有后述的图18的高电位侧电路部110等的高压电路区域和对应于后述的图18的hvnmos 101、102的电平移位电路的高耐压ldmosfet(laterally diffusedmetal-oxide-semiconductor field-effect transistor：横向扩散型金属氧化物半导体场效应晶体管。有时也简称为高耐压ldmos)等形成在相同的半导体衬底上的结构的hvic。在hvic中，专利文献1、专利文献2所记载的高耐压分离区域由表面降场(resurf：reducedsurface field)分离结构形成。此外，高耐压分离区域的第1半导体区域和成为高耐压ldmos的第2半导体区域利用由专利文献3所记载的环状沟槽、专利文献4所记载的沟槽分离结构等的沟槽分离、专利文献1、专利文献5的p-狭缝区域所记载的pn结分离等构成的分离区域相互电分离。

4、专利文献1：日本特开平9-283716号公报

5、专利文献2：国际公开第2018/051412号

6、专利文献3：日本特开2018-195640号公报

7、专利文献4：日本特开2004-349296号公报

8、专利文献5：日本特开2018-117069号公报

9、图18示出专利文献5的图5所记载的内置有电平移位元件的通常的hvic的电路结构。图18所示的hvic 100是驱动电桥电路120的例如形成一相的igbt 121、122的高电位侧(上臂)的igbt 121的栅极驱动器ic。电桥电路120串联连接在主直流电源的正极侧的电位(电源电位)vdc与作为负极侧的公共电位com之间。

10、标号out是电桥电路120的上臂的igbt 121的发射极与低电位侧(下臂)的igbt122的集电极的连接点，是电桥电路120的交流输出端子。电平移位元件200的hvnmos(高耐压的n沟道型mosfet(metal oxide semiconductor field effect transistor：绝缘栅型场效应晶体管)101、102、负载电阻(电阻体)103、104、恒压二极管105、106、not(非)电路107、108、rs触发器(rs-ff)109、高电位侧电路部110和辅助直流电源e1是用于驱动电桥电路120的上臂的igbt 121的电平移位电路。标号vcc1是高电位侧的辅助直流电源e1的正极线的电位(hvic的最高电位)，是阴极端子的电位。

11、hvnmos 101接受由控制电路(未图示)生成的脉冲的导通信号131的输入而导通，将由hvnmos 101的导通引起的负载电阻103的电压降设为信号而使igbt 121导通。hvnmos102被输入由控制电路生成的脉冲的截止信号132而导通，将由hvnmos 102的导通引起的负载电阻104的电压降设为信号而使igbt 121截止。控制电路被从以公共电位com为基准的低电压侧的辅助直流电源e2的正极线的电位vcc2供给电流。

12、电平移位电路中的、2个hvnmos 101、102成为将以公共电位com为基准的信号输入到后级(not电路107、108)的电路部分。hvnmos 101和hvnmos 102以及负载电阻103和负载电阻104通常分别构成为彼此相等。hvnmos 101、102在源极与公共电位com之间分别连接有电流负反馈用的电阻体111、112，成为源极跟随器结构。

13、作为高压电路区域的n型扩散层的第1半导体区域与作为晶体管元件区域的n型扩散层的第2半导体区域之间需要规定的耐压(例如30v)，要求在高压电路区域与晶体管元件区域之间也不流过漏电流。

技术实现思路

1、本发明正是为了解决上述问题而完成的，提供一种半导体装置，其具有设置在半导体衬底上的高压电路区域、晶体管元件区域、对所述晶体管元件区域和所述高压电路区域进行元件分离的分离区域、以及场板，其中，所述晶体管元件区域具有第1主电极、第2主电极和控制电极，所述第2主电极的电位比第1主电极低，其中，所述场板与所述第1主电极电连接，并且，在俯视观察所述半导体装置时，所述场板以从所述第1主电极越过所述分离区域的上方而到达所述高压电路区域上的方式延伸。

2、此外，能够设为，该半导体装置还具有电容耦合型场板，该电容耦合型场板以横穿所述晶体管元件区域并且包围所述高压电路区域的方式配置，该电容耦合型场板包含多列导电体，所述电容耦合型场板的所述多列导电体中的至少1列具有截断部，该截断部将所述导电体截断而使之不连续，在俯视观察所述半导体装置时，所述截断部以所述分离区域为基准配置于所述高压电路区域侧。

3、根据这样的半导体装置，即使与分离区域对置的高压电路区域和晶体管元件区域的电位成为异电压，也能够降低分离区域的表面侧的电位变动。此外，能够抑制由高压电路区域、分离区域、晶体管元件区域的寄生晶体管引起的、从高压电路区域向分离区域、晶体管元件区域的漏电流。并且，能够更有效地抑制由寄生晶体管引起的、从高压电路区域向分离区域、晶体管元件区域的漏电流。

4、此外，能够设为在俯视观察所述半导体装置时，在所述截断部的至少一部分的上方设有场板。

5、此外，能够设为在俯视观察所述半导体装置时，所述电容耦合型场板包含：具有以所述分离区域为基准配置于所述高压电路区域侧的所述截断部的至少1列导电体；以及具有以所述分离区域为基准配置于所述晶体管元件区域侧的所述截断部的至少1列导电体。

6、由此，能够更有效地抑制由寄生晶体管引起的、从高压电路区域向分离区域、晶体管元件区域的漏电流。此外，通过使导电体从高压电路区域侧向分离区域上延伸，即使电荷被注入分离区域上的导电体，也能够抑制对晶体管元件区域内的元件的导通电阻的影响。

7、此外，能够设为在本发明的半导体装置中，具有屏蔽电极，该屏蔽电极配置于所述截断部上。

8、由此，能够抑制外部离子的影响。

9、此时，能够设为所述电容耦合型场板的所述多列导电体全部具有所述截断部。

10、由此，能够更有效地抑制漏电流。

11、此时，能够设为在俯视观察所述半导体装置时，在所述高压电路区域的周围配置有表面降场区域。

12、本发明在具有这样的表面降场区域的半导体装置中特别有效。

13、此时，能够设为在俯视观察所述半导体装置时，所述表面降场区域不配置于被所述高压电路区域和所述晶体管元件区域夹着的区域。

14、即使是这样的半导体装置，根据本发明，也具有抑制来自高压电路区域的漏电流的效果。

15、此外，在本发明的半导体装置中，能够设为在俯视观察所述半导体装置时，由所述截断部截断的所述导电体的截断宽度为所述分离区域的宽度以下。

16、由此，能够稳定地得到场板的效果和漏电流的抑制效果。

17、此时，能够设为本发明的半导体装置还具有低压电路区域。

18、本发明在这样的半导体装置中特别有效。

19、此时，能够设为所述半导体衬底具有第1导电型，

20、所述高压电路区域配置于所述半导体衬底上的第2导电型的第1半导体区域内，

21、所述晶体管元件区域在所述半导体衬底上具有：与所述第1半导体区域分离的第2导电型的第2半导体区域上的高压侧主电极；低压侧主电极；以及配置于所述高压侧主电极与所述低压侧主电极之间的控制电极，

22、所述分离区域是第1导电型的半导体区域，

23、在俯视观察所述半导体装置时，所述电容耦合型场板具有：第1导电体组，其与所述高压电路区域的外缘的一部分重叠，以多列导电体进行电容性耦合的方式相互分离；以及第2导电体组，其配置于所述晶体管元件区域的所述高压侧主电极与所述控制电极之间，以多列导电体进行电容性耦合的方式相互分离，所述第1导电体组的一端与所述第1半导体区域电连接，所述第1导电体组的另一端与第1导电型的第3半导体区域电连接，该第1导电型的第3半导体区域与所述半导体衬底电连接，所述第2导电体组的一端与所述高压侧主电极电连接，所述第2导电体组的另一端与所述控制电极或所述低压侧主电极电连接，

24、所述截断部将所述第1导电体组的导电体以及与该第1导电体组的导电体相邻的所述第2导电体组的导电体分别截断而使之不连续。

25、由此，能够抑制分离部表面的半导体区域的反转，抑制从高压电路区域向分离区域、晶体管元件区域的漏电流。如上所述，根据本发明的半导体装置，在高压电路区域的第1半导体区域的电位与晶体管元件区域的第2半导体区域的电位成为异电压的情况下，能够降低分离区域的电位变动。此外，能够抑制从高压电路区域向分离区域、晶体管元件区域的漏电流。