半导体器件及其制作方法、三维存储器以及存储系统与流程

1.本技术涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法、三维存储器以及存储系统。


背景技术：

2.目前，随着超大规模集成电路的迅速发展，半导体器件为了达到更快的运算速度、更大的数据存储量，芯片朝向更高的元件密度、高集成度方向发展。
3.在半导体器件中，由于不同区域通常对应的不同的功能装置，故不同区域的器件图形密度要求存在差异，这会进一步导致在形成半导体器件时，不同区域的交界处出现严重的刻蚀负载效应，使得部分器件图形的成形尺寸不符合在对应区域上的关键尺寸，影响部分关键图形起到的功能作用，故半导体器件的可靠性也会受到波及。


技术实现要素：

4.本技术提供一种半导体器件及其制作方法、三维存储器以及存储系统，旨在解决由于不同区域存在的图形密度差异，导致制成半导体器件的可靠性较低的问题。
5.为了解决上述问题，第一方面，本技术提供一种半导体器件的制作方法，包括：提供衬底，所述衬底上形成有虚拟栅极层，所述衬底包括第一区域和第二区域；在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案；去除所述第二图案；通过多个所述第一图案对所述虚拟栅极层进行图案化，以形成虚拟栅极。
6.其中，所述第二图案与相邻的一个所述第一图案的间距等于相邻的两个所述第一图案的间距。
7.其中，所述第一图案的尺寸等于第二图案的尺寸。
8.其中，所述衬底上还形成有牺牲层，所述虚拟栅极层和所述牺牲层依次覆盖在所述衬底上；所述在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案的步骤中，所述第二图案和多个所述第一图案形成于所述牺牲层的表面。
9.其中，所述在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案的步骤，包括：在所述虚拟栅极层上形成图案层，对位于所述第一区域或所述第二区域的所述图案层进行离子掺杂；利用所述图案层在所述第一区域形成多个第一图案，并在所述第二区域形成第二图案。
10.其中，所述去除所述第二图案的步骤，包括：形成覆盖所述第二图案以及多个所述第一图案的氧化层，覆盖于多个所述第一图案层上的所述氧化层的厚度大于覆盖于所述第二图案上的所述氧化层的厚度；依次刻蚀去除覆盖于所述第二图案上的氧化层以及所述第二图案。
11.其中，所述依次刻蚀去除覆盖于所述第二图案上的氧化层以及所述第二图案的步
骤，包括：刻蚀覆盖于所述第二图案以及多个所述第一图案上的所述氧化层，以去除覆盖于所述第二图案上的所述氧化层，并减薄覆盖于多个所述第一图案上的所述氧化层；刻蚀去除暴露的所述第二图案，并保留多个所述第一图案。
12.其中，所述依次刻蚀去除覆盖于所述第二图案上的所述氧化层以及所述第二图案的步骤之后，还包括：去除覆盖于多个所述第一图案上的所述氧化层。
13.其中，所述通过多个所述第一图案刻蚀所述虚拟栅极层以形成虚拟栅极的步骤，包括：形成位于每个所述第一图案两侧的二次图案；去除多个所述第一图案；通过所述二次图案刻蚀所述虚拟栅极层以形成所述虚拟栅极。
14.其中，所述形成位于每个所述第一图案两侧的二次图案的步骤，包括：形成覆盖多个所述第一图案的二次图案层；回刻所述二次图案层以形成位于每个所述第一图案两侧的二次图案。
15.其中，所述通过所述多个第一图案刻蚀所述虚拟栅极层以形成虚拟栅极的步骤之后，还包括：将所述虚拟栅极置换为栅极结构。
16.第二方面，本技术还提供一种半导体器件，包括：衬底，所述衬底包括第一区域和第二区域；位于所述第一区域的所述衬底上的多个第一栅极结构，多个所述第一栅极结构呈等间距排布。
17.其中，所述半导体器件还包括：位于所述第一区域的所述衬底上的多个源漏接触，每个所述源漏接触位于相邻的两个所述第一栅极结构之间，且每个所述源漏接触到相邻的两个所述第一栅极结构的距离相等。
18.第三方面，本技术还提供一种三维存储器，所述三维存储器包括存储单元阵列和外围电路，其中，所述外围电路包括上述所述的半导体器件。
19.第四方面，本技术还提供一种存储系统，包括控制器和三维存储器，所述控制器耦合至所述三维存储器并用于控制所述三维存储器存储数据，所述三维存储器包括如上述所述的半导体器件。
20.在本技术提供的半导体器件的制作方法中，通过设计在第一区域形成多个第一图案时，也在第二区域形成第二图案，以避免单独在第一区域上形成多个第一图案，从而减弱形成多个第一图案时存在的刻蚀负载效应，减少由于刻蚀负载效应导致的第一图案尺寸的波动，使得通过多个第一图案来图案化虚拟栅极层以形成虚拟栅极后，虚拟栅极的间距也是均匀分布的，有利于提高利用该方法形成的半导体器件的可靠性。
附图说明
21.为了更清楚地说明本技术的技术方案，下面将对根据本技术而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1是本技术实施例提供的半导体器件的制作方法的流程示意图；
23.图2a～2o是本技术实施例提供的半导体器件在制作方法各阶段的剖视示意图；
24.图3是本技术实施例提供的半导体器件的剖视示意图；
25.图4是本技术实施例提供的一种三维存储器的结构示意框图；
26.图5是本技术实施例提供的一种存储系统的结构示意框图。
具体实施方式
27.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
28.在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
29.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
30.在本技术中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
31.下文的公开提供了许多不同的实施方式或例子用来实现本技术的不同结构。为了简化本技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本技术。此外，本技术可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
32.请参阅图1，图1是本技术实施例提供的半导体器件的制作方法的一种流程示意图，如图1所示，该制作方法可以包括如下步骤：
33.步骤s101:提供衬底，该衬底上形成有虚拟栅极层，该衬底包括第一区域和第二区域。
34.其中，步骤s101完成后半导体器件的剖视示意图如图2a所示。
35.具体的，该衬底10的材料可以为硅、锗或绝缘体上硅(silicon-on-insulator，soi)等半导体材料。在本实施例中，如图2a所示，该衬底10可以按照不同功能装置之所在分
为第一区域a和第二区域b，该第一区域a可以是用于形成短沟道装置的区域，其为图形密集区，该第二区域b可以是用于形成长沟道装置的区域，为图形疏离区。在本实施例中，虚拟栅极层11可以选择为多晶硅材料，形成虚拟栅极层11的工艺可以是化学气相沉积cvd(chemical vapor deposition、pvd)、物理气相沉积(physical vapor deposition)以及ald(原子层沉积)工艺中的一种或多。该第一区域a可具体用于形成鳍式场效应晶体管finfet(fin field-effect transistor)，如图2a所示，第一区域a中形成有第一鳍结构101，第二区域b中形成有长沟道结构102，其中，由于第一区域a可以是短沟道装置区域，第二区域b可以是长沟道装置区域，因此，第一鳍结构101和长沟道结构102对应的沟道长度不同。图2a中未示出的是，该衬底10中还包括源极和漏极。
36.在一种实施例中，该衬底10上还形成有牺牲层13，牺牲层13可以选择为氮化硅材料，形成牺牲层13的工艺可以是化学气相沉积cvd(chemical vapor deposition、pvd)、物理气相沉积(physical vapor deposition)以及ald(原子层沉积)工艺中的一种或多种。该虚拟栅极层11和该牺牲层13依次覆盖在该衬底10上。
37.需要进一步说明的是，当虚拟栅极层11选择为多晶硅材料，牺牲层13选择为氮化硅材料时，在虚拟栅极层11与牺牲层13之间还形成有第一缓冲层12，该缓冲层12用于将虚拟栅极层11与牺牲层13之间更好地结合。优选地，该第一缓冲层12选择为二氧化硅材料或者其他可以促进多晶硅材料与氮化硅材料之间结合的材料。
38.步骤s102:在位于该第一区域的该虚拟栅极层上形成多个第一图案，并在位于该第二区域的该虚拟栅极层上形成第二图案。
39.在一种实施例中，步骤s102可以具体包括如下步骤：
40.步骤s1021:如图2b-图2c所示，在该虚拟栅极层11上形成图案层15，对位于该第一区域a或该第二区域b的该图案层15进行离子掺杂；
41.步骤s1022:如图2d-图2e所示，利用该图案层15在该第一区域a形成多个该第一图案151，并在该第二区域b形成第二图案152。
42.在一种实施例中，由于该衬底10上还形成有牺牲层13，对应地，在步骤s102中，该第二图案152和多个该第一图案151形成于该牺牲层13的表面。
43.在本实施例中，该图案层15选择为多晶硅材料，可通过cvd、pvd以及ald中的任意一种工艺形成，利用该图案层15可在牺牲层13上形成多个第一图案151，第一图案151在后续工艺中可以作为第一区域a中所需的心轴结构(mandrel)，进而利用心轴结构侧壁的几何效应来形成侧墙(spacer)，而侧墙与最终形成的虚拟栅极形状和尺寸相对应，从而可根据该心轴结构定义虚拟栅极形状和尺寸以及位置。需要说明的是，当该图案层15选择为多晶硅材料，该牺牲层13选择为氮化硅材料时，在牺牲层13上形成该图案层15之前，还需预先在牺牲层13上形成第二缓冲层14，用于增强牺牲层13与该图案层15之间的结合力。优选地，该第二缓冲层14的可以选择为氧化层或者其他可以促进多晶硅材料与氮化硅材料之间结合的材料，例如，在本实施例中，可以是通过cvd、pvd以及ald等工艺形成的二氧化硅层，或者是通过直接氧化以氮化硅为材料的该图案层15形成的含氮氧化层。
44.在步骤s1021中，选择性掺杂位于该第一区域a或者该第二区域b的该图案层15是先通过以下方式实现的：首先在图案层15上形成第一掩膜层16，之后再在该第一掩膜层16上定义需要掺杂区域位置的开口，最后通过该开口对暴露出的该图案层15进行离子掺杂。
在一种实施例中，如图2c所示，可在该第一掩膜层16上定义对应第二区域b的开口，再对位于该第二区域的图案层15进行掺杂。在本实施例中，由于离子掺杂工艺是在常温下进行的，因此，光刻胶、二氧化硅膜、金属薄膜均可作为掩膜层的材料。
45.在步骤s1022中，选择在同一刻蚀工艺中，对该图案层15进行刻蚀而得到位于第一区域a的多个第一图案151以及位于第二区域b的第二图案152。步骤s1022可具体包括如下步骤：如图2d所示，在该图案层15上形成图形化的第一光刻胶层17；如图2e所示，以该图形化的第一光刻胶层17为掩膜，刻蚀该图案层15以在第一区域a形成该多个第一图案，并在第二区域b形成该第二图案。
46.在本实施例，如图2d所示，图形化的第一光刻胶层17包括位于第一区域a的多个第一光刻胶图案171以及位于第二区域b的第二光刻胶图案172，其中，多个第一光刻胶图案171以及第二光刻胶图案172的具体形成过程可以是先在该图案层15上形成一层保护层18，之后在保护层18上形成未图形化的第一光刻胶层17，再通过光刻工艺在未图形化的第一光刻胶层17上定义预设宽度的开口，以形成位于第一区域a的多个第一光刻胶图案171以及位于第二区域b的第二光刻胶图案172，其中，该保护层18的材料相较于第一光刻胶层17的材料要更硬，因此在图形化的过程中，图形化的第一光刻胶层17上的图形也转移到保护层18上后，材料较硬的保护层18上的图形不容易发生变化，故通过转移保护层18上的图形到图案层15上而形成多个第一图案151和第二图案152有利于提高第一图案151和第二图案152的尺寸的稳定性。请参阅图2d，开口的预设宽度是指相邻两个第一光刻胶图案171的间距d1以及第二光刻胶图案172与相邻一个第一光刻胶图案171的间距d2。
47.具体的，以如图2d所示的图形化的第一光刻胶层17为掩膜，通过干法刻蚀如等离子刻蚀工艺，刻蚀该图案层15来形成如图2e所示的多个该第一图案151以及第二图案152。其中，第一图案151与第二图案152的形成实际上是第一光刻胶图案171与第二光刻胶图案172进行图形转移的结果。因此，相邻两个第一图案151之间的间距也为d1，第二图案152与相邻一个第一图案151之间的间距也为d2。
48.需要进一步说明的是，如果仅考虑增加空间图形密度的需要，由于第一区域a为图形密集区，而第二区域b为图形疏离区，因此只需要在第一区域a中形成多个第一图案151作为多个心轴结构，而不需要在第二区域b还形成第二图案152，对应地，不需要第二区域b的第二光刻胶图案172。然而当通过利用第一区域a中的多个第一光刻胶图案171去刻蚀图案层15形成多个第一图案151时，如果第二区域b中未设置有第二光刻胶图案172，那么由于刻蚀时图形密度在第一区域a和第二区域b的分布是不均匀的，使得第一区域a和第二区域b中对于刻蚀气体的消耗程度存在不同，导致第一区域a和第二区域b的刻蚀速率分布不均，则会在第一区域a和第二区域b的交界处出现明显的刻蚀负载效应，因此，在刻蚀形成的多个第一图案151中，与第二区域b相邻的一个第一图案151的尺寸d(pitch)会与其他的第一图案151的尺寸d存在差异，由于第一图案151与后续形成的虚拟栅极的形状、尺寸和位置具有相关性，因此，第一图案151的宽度的波动影响了半导体器件结构和功能的稳定性。
49.而在本实施例中，不仅在第一区域a中形成多个第一图案151，还在第二区域b中形成第二图案152，对应地，利用第一区域a中的多个第一光刻胶图案171和第二区域b的第二光刻胶图案172去刻蚀图案层15，由于第二光刻胶图案172的存在，因此至少在一定程度上减小了在刻蚀时第一区域a和第二区域b的图形密度的差异，降低了第一区域a和第二区域b
的交界处的刻蚀负载效应，从而提高形成的多个第一图案151的宽度的一致性。可选地，第二图案152的数量可以为一个或者多个，对应地，第二光刻胶图案172的数量也可以为一个或者多个。
50.一种实施例中，相邻两个第一图案151之间的间距d1等于第二图案152与相邻一个第一图案151之间的间距d2。
51.具体的，通过设计相邻两个第一光刻胶图案171的间距d1等于第二光刻胶图案172与相邻一个第一光刻胶图案171的间距d2来保证相邻两个第一图案151之间的间距d1等于第二图案152与相邻一个第一图案151之间的间距d2。在刻蚀图案层15时，由于相邻两个第一光刻胶图案171的间距d1等于第二光刻胶图案172与相邻一个第一光刻胶图案171的间距d2，因此可以进一步提高图形密度在第一区域a和第二区域b分布的均匀性，降低相应的刻蚀负载效应，以提高形成的多个第一图案151的尺寸的一致性。
52.在另一种实施例中，相邻两个第一图案151之间的间距d1与第二图案152与相邻一个第一图案151之间的间距d2之间的相差百分比p小于预设比例，其中p＝(|d
1-d2|/d1)*100％。示例性地，该预设比例可以设置在10％～20％之间，也即相邻两个第一图案151之间的间距d1与第二图案152与相邻一个第一图案151之间的间距d2近似时，也能在一定程度上降低相应的刻蚀负载效应，以提高形成的多个第一图案151的尺寸d的一致性。
53.一种实施例中，该第一图案151的尺寸d等于第二图案152的尺寸。
54.具体的，通过设计第一光刻胶图案171的尺寸与第二光刻胶图案172的尺寸相等来保证第一图案151的尺寸d等于第二图案152的尺寸。在刻蚀图案层15时，由于第一光刻胶图案171的尺寸与第二光刻胶图案172的尺寸相等，因此可以进一步提高图形密度在第一区域a和第二区域b分布的均匀性，以提高形成的多个第一图案151的尺寸的一致性。
55.步骤s103:去除该第二图案。
56.可选地，由于第二区域b为图形疏离区，因此不需要保留第二图案152作为心轴结构以达到空间图形密度倍增的目的,从而可以选择进行去除。
57.在一种实施例中，步骤s103可以包括步骤s1031～s1032,具体如下：
58.步骤s1031:形成覆盖该第二图案以及多个该第一图案的氧化层，覆盖于多个该第一图案层上的该氧化层的厚度大于覆盖于该第二图案上的该氧化层的厚度。
59.其中，步骤s1031完成后的半导体器件的剖面示意图如图2f所示。
60.具体的，由于在步骤s1021中已选择性对第一区域a或者第二区域进行了离子掺杂工艺，因此，如图2e和图2f所示，当对第二区域b的图案层15进行选择性掺杂后，第二图案152的成分已与未掺杂的第一图案151有了差异。在一种实施例中，如图2c所示，选择采用氮离子对第二区域b的图案层15进行掺杂，从而使得在通过热氧化工艺同时氧化多个该第一图案151和第二图案152以形成氧化层时，覆盖于第一图案151和第二图案152的氧化层厚度出现差异化，该差异化体现在第二图案上的氧化层厚度小于第一图案上的氧化层厚度。在其他实施例中，还可采用氯或磷离子对第一区域a的图案层15进行掺杂，同样使得在相同工艺步骤后，不同区域的氧化层厚度出现差异化。
61.步骤s1032:依次刻蚀去除覆盖于该第二图案上的氧化层以及该第二图案。由于覆盖于第一图案151和第二图案152上氧化层19的厚度已出现差异化，因此可通过该差异而选择性地将第二图案152去除，并保留多个第一图案151。
62.在一种实施例中，步骤s1032具体可以包括如下步骤：如图2g所示，刻蚀覆盖于该第二图案152以及多个该第一图案151上的该氧化层19，以去除覆盖于该第二图案152上的该氧化层19b，并减薄覆盖于多个该第一图案151上的该氧化层19a；如图2h所示，刻蚀去除暴露的该第二图案152，并保留多个该第一图案151。
63.具体的，刻蚀覆盖该牺牲层13、该多个第一图案151以及该第二图案152的氧化层19的工艺可以是湿法刻蚀工艺，例如可控制选择性的酸性溶液(hf)的量来控制氧化层19刻蚀的厚度，从而去除该第二图案152的表面的氧化层19b，并减薄该多个第一图案151上的氧化层19a。其中，由于当图案层15选择为多晶硅材料，牺牲层13选择为氮化硅材料时，图案层15与牺牲层13之间还形成有第二缓冲层14，且第二缓冲层14的材料可以是氧化层，因此，在去除覆盖于该第二图案152上的该氧化层19b时，也将外露的部分第二缓冲层14刻蚀去除，仅残留位于第一图案151与第二图案底部的剩余第二缓冲层14’。
64.当第二图案152上的氧化层19b被去除后，该第二图案152即被暴露，可选地，图案层15的材料选择为多晶硅材料时，可通过干法刻蚀工艺选择性将第二图案152去除。如图2h所示，当该第二图案152去除以后，该牺牲层13上还有剩余的氧化层19a以及剩余的第二缓冲层14’，剩余的氧化层19a的存在会影响到后续第一区域a的栅极的关键尺寸，因此需要进行去除。因此，在步骤s1032之后，还包括去除覆盖于多个该第一图案151上的该氧化层19a的步骤，该步骤完成后半导体器件的剖面示意图如图2i所示。
65.在一种实施例中，由于图案层15与牺牲层13之间还形成有第二缓冲层14，且在去除覆盖于该第二图案152上的该氧化层19b后，第一图案151与第二图案152的底部还有剩余第二缓冲层14’，因此如图2i所示，还可在通过湿法刻蚀工艺去除剩余氧化层19a的同时，去除位于第二区域b的剩余氧化层14’并使第一图案151底部的剩余第二缓冲层14’宽度不大于第一图案151的尺寸d。
66.步骤s104:通过多个该第一图案对该虚拟栅极层进行图案化，以形成虚拟栅极。
67.在一种实施例中，直接通过多个第一图案151依次刻蚀该牺牲层13以及虚拟栅极层11对该虚拟栅极层11进行图案化，以形成虚拟栅极，则对应虚拟栅极的尺寸也为d。在另一种实施例中，由于第一区域a是图形密集区，为短沟道装置所在的区域，因此需要形成的虚拟栅极的尺寸需要比d更小，因此，采用自对准双重成像(self-aligned double patterning,sadp)工艺在第一区域a上形成对应的虚拟栅极，并达到虚拟栅极的数量倍增的目的。在一种实施例中，该步骤s104具体可以包括步骤s1041～步骤s1043,具体如下：
68.步骤1041:形成位于每个该第一图案两侧的二次图案。
69.其中，步骤s1041完成后半导体器件的剖视示意图如图2j所示。具体的，该步骤s1041具体可以包括如下步骤：形成覆盖多个第一图案151的二次图案层；回刻该二次图案层以形成位于该第一图案151两侧的二次图案20。
70.具体的，二次图案层可以通过ald工艺在多个第一图案151的表面上沉积所形成，之后通过回刻(etch back)工艺，如反应离子刻蚀工艺刻蚀该二次图案层形成位于该第一图案151两侧的二次图案20，该二次图案20作为sadp工艺中的侧墙(spacer)，其中，二次图案20是由于第一图案151(mandrel)侧壁的几何效应而残留下来的。
71.步骤s1042:去除多个该第一图案。
72.其中，步骤s1042完成后半导体器件的剖视示意图如图2k所示。
73.具体的，在本实施例中，当该图案层15为多晶硅材料，二次图案20为氮化硅材料时，可通过四甲基氢氧化铵(tmah)溶液选择性将第一图案151去除。由于本实施例中，还选择性地设有第二缓冲层14，因此，在去除该第一图案151之后，还包括去除剩余的第二缓冲层14’的步骤。
74.步骤s1043:通过该二次图案刻蚀该虚拟栅极层以形成该虚拟栅极。
75.其中，由于第二区域b为长沟道装置所在的区域，其所要形成的栅极的尺寸并不需要小于d，因此，在步骤s1043之前还包括：如图2l所示，在该虚拟栅极层11上形成位于该第二区域b的第二光刻胶层21。该第二光刻胶层21起到保护第二区域b中虚拟栅极层11的作用。在一种实施例中，在该虚拟栅极层11上预先形成有牺牲层13时，该第二光刻胶层21具体形成于牺牲层13的表面。
76.步骤s1043完成后的剖视示意图如图2m所示，其中，通过sadp工艺在第一区域a上形成的虚拟栅极11’，并且位于第一区域a中相邻的虚拟栅极11’之间按照等间距d排列，从而解决了由于刻蚀负载效应导致的栅极间隙不稳定的问题。优选地，该虚拟栅极11’的尺寸可以是0.5d。在一种实施例中，在该虚拟栅极层11上预先形成有牺牲层13以及第一缓冲层12时，在形成该虚拟栅极11’后，如图2n所示，还包括去除刻蚀该虚拟栅极层11后剩余的第一缓冲层12’及牺牲层13’的步骤。
77.在一种实施例中，在步骤s104之后，还包括步骤s105：将该虚拟栅极置换为栅极结构。
78.其中，步骤s105完成后半导体器件的剖视示意图如图2o所示。其中，由于位于第一区域的相邻的虚拟栅极11’之间按照等间距d排列，置换其而来的栅极结构11”也为等间距排列，因此，如图3所示，在第一区域a上形成第一鳍结构101上的源/漏接触后，可避免源/漏接触与栅极结构11”之间的间距过大或者过小，从而可避免出现在相应的finfet中出现漏电的现象。优选地，该栅极结构11’的材料为金属。具体地，该栅极结构11’包括位于第一区域a的多个第一栅极结构11”a和位于第二区域b的第二栅极结构11”b。
79.请参阅图3，图3是本技术实施例提供一种半导体器件的剖面示意图，该半导体器件200可采用如上述半导体器件的制作方法来形成，对应地该半导体器件200的形成过程可以参照如图2a～2o。如图3所示，该半导体器件200包括衬底10和多个第一栅极结构11”a。该衬底10包括第一区域a和第二区域b,多个该第一栅极结构11”a位于第一区域a的该衬底10上，且多个该第一栅极结构11”a呈等间距排布。
80.具体的，该衬底10的材料可以为硅、锗或绝缘体上硅(silicon-on-insulator，soi)等半导体材料。该衬底10可以按照不同功能装置之所在分为第一区域a和第二区域b，该第一区域a可以是用于形成短沟道装置的区域，其为图形密集区，该第二区域b可以是用于形成长沟道装置的区域，为图形疏离区。进一步地，第一区域a中形成有第一鳍结构101，第二区域b中形成有长沟道结构102，其中，由于第一区域a可以是短沟道装置区域，第二区域b可以是长沟道装置区域，因此，第一鳍结构101和长沟道结构102对应的沟道长度不同。图3中未示出的是，该衬底10中还包括源极和漏极。
81.具体地，该半导体器件200还包括位于该第一区域a的该衬底10上的多个源漏接触22，每个该源漏接触22位于相邻的两个该第一栅极结构11”a之间，且每个该源漏接触22到相邻的两个该第一栅极结构11”a的距离相等。具体地，每个该源漏接触22用于连接该衬底
10中设置的源极或者漏极。
82.在本技术一些实施例中，半导体器件200可以是三维存储器。在另外一些实施例中，半导体器件200也可以是三维存储器的一部分，具体请参阅图4，图4是本技术实施例所提供三维存储器的结构示意框图，其中，该三维存储器400包括存储单元阵列402和外围电路401，其中，该外围电路401包括上述的半导体器件200。具体的，该三维存储器400可以是nand芯片。
83.其中，存储单元阵列402和外围电路401可以为相邻设置或者是面对面键合设置。其中，当存储单元阵列402和外围电路401面对面键合设置时，该三维存储器400还包括第一晶圆以及第二晶圆，该第一晶圆上形成有存储单元阵列402，该第二晶圆上形成有控制该存储单元阵列进行读写操作的外围电路401，该外围电路401包括半导体器件200，且该第一晶圆与该第二晶圆面对面键合连接。
84.请参阅图5，图5是本技术实施例所提供的存储系统的结构示意框图，该存储系统500包括控制器502和三维存储器501，该控制器502耦合至该三维存储器501并用于控制该三维存储器501存储数据，该三维存储器501包括上述的半导体器件200。具体的，该存储系统500可以是固态驱动器(ssd)。
85.除上述实施例外，本技术还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本技术要求的保护范围。
86.综上所述，虽然本技术已将优选实施例揭露如上，但上述优选实施例并非用以限制本技术，本领域的普通技术人员，在不脱离本技术的精神和范围内，均可作各种更动与润饰，因此本技术的保护范围以权利要求界定的范围为准。