通过子鳍状物半导体材料的背面处理减小源极/漏极泄漏的晶体管的制作方法

通过子鳍状物半导体材料的背面处理减小源极/漏极泄漏的晶体管


背景技术：

1.在电子器件应用中对更高性能的集成电路(ic)的需求已经推动了日益复杂的晶体管架构。一些晶体管结构包括多层晶体半导体沟道材料。有利地，可以在晶体半导体衬底的籽晶表面上外延生长晶体半导体沟道材料的堆叠体。
2.晶体管结构的沟道区通常耦合到外延源极和漏极半导体材料，该材料也从通过蚀刻穿过半导体鳍状物材料而暴露的籽晶表面再生长，该半导体鳍状物材料然后被重掺杂的源极和漏极半导体材料代替。为了更高的电荷载流子迁移率，一些晶体管结构可以被设计为例如通过外延生长具有与晶体半导体衬底的籽晶表面的晶格常数不同的晶格常数的源极和漏极半导体材料而在沟道材料中引起应变。
3.尽管作为籽晶表面是有利的，但是保持在晶体管结构(通常被称为“子鳍状物”)下方的晶体半导体材料(参考其在进一步包括上覆沟道部分的鳍状物的基部处的位置)在晶体管操作期间可能是有害的。例如，子鳍状物内可以存在移动电荷载流子，并且这样的载流子可以在由跨晶体管结构设置的源极-漏极偏置电压(v
ds
)驱动时在源极与漏极之间迁移。这些移动电荷载流子促成每个晶体管结构的非零截止状态漏电流，这可以结合到显著的功率消耗和/或降低的装置电池寿命等中。
4.因此，能够减少截止状态泄漏同时仍然能够实现基于应变的迁移率增强的晶体管架构和制造技术在商业上是有利的。
附图说明
5.在附图中，通过举例而非限制的方式示出了本文所述的材料。为了说明的简洁和清楚，图中的特征不一定按比例绘制。例如，为了清楚起见，一些特征的尺寸可能相对于其他特征被夸大。此外，在认为适当的情况下，在附图中重复附图标记以指示对应或类似的元件。在附图中：
6.图1a是示出根据一些实施例的通过背面修改来减少子鳍状物泄漏的方法的流程图；
7.图1b是示出根据一些实施例的背面子鳍状物修改方法的流程图；
8.图1c是示出根据一些实施例的在晶体半导体子鳍状物上方制造晶体管堆叠结构和子鳍状物的背面修改的方法的流程图；
9.图2a示出了根据一些实施例的在晶体半导体子鳍状物的正面上方制造的晶体管堆叠结构的等距截面图；
10.图2b示出了根据一些实施例的在图2a中引入的晶体管堆叠结构的背面修改的等距截面图；
11.图3示出了根据一些实施例的在晶体半导体子鳍状物的正面上方制造的一对晶体管堆叠结构的等距视图；
12.图4a示出了根据一些实施例的穿过图3所示的一对晶体管堆叠结构的第一截面
图；
13.图4b示出了根据一些实施例的穿过图3所示的第一晶体管堆叠结构的第二截面图；
14.图4c示出了根据一些实施例的穿过图3所示的第二晶体管堆叠结构的第二截面图；
15.图5a示出了根据一些实施例的在晶体管堆叠结构的背面显露之后的穿过图4a中所示的一对晶体管堆叠结构的第一截面图；
16.图5b示出了根据一些实施例的在背面显露之后的穿过图4b中所示的晶体管堆叠结构的第二截面图；
17.图5c示出了根据一些实施例的在背面显露之后的穿过图4c中所示的晶体管堆叠结构的第二截面图；
18.图6a示出了根据一些实施例的在晶体管堆叠结构的背面修改之后的穿过图5a所示的一对晶体管堆叠结构的第一截面图；
19.图6b示出了根据一些实施例的在背面修改之后的穿过图5b中所示的晶体管堆叠结构的第二截面图；
20.图6c示出了根据一些实施例的在背面修改之后的穿过图5c中所示的晶体管堆叠结构的第二截面图；
21.图7示出了根据一些实施例的在子鳍状物半导体的背面修改之后的图3中引入的一对晶体管堆叠结构的等距视图；
22.图8示出了根据实施例的采用具有在修改的低泄漏子鳍状物上方的晶体管结构的ic的移动计算平台和数据服务器机器；以及
23.图9是根据一些实施例的电子计算设备的功能框图。
具体实施方式
24.参考附图描述一个或多个实施例。虽然详细示出和讨论了具体配置和布置，但是应当理解，这样做仅是为了说明的目的。相关领域的技术人员将认识到，在不脱离本说明书的精神和范围的情况下，其他配置和布置是可能的。对于相关领域的技术人员来说显而易见的是，本文所述的技术和/ 或布置可以用于除本文详细描述的系统和应用之外的各种其他系统和应用中。
25.在以下具体实施方式中参考附图，附图形成具体实施方式的一部分并示出示例性实施例。此外，应当理解，可以利用其他实施例，并且可以在不脱离所要求保护的主题的范围的情况下做出结构和/或逻辑改变。还应当注意，例如上、下、顶部、底部等的方向和参考可以仅用于帮助描述附图中的特征。因此，以下具体实施方式不应被理解为限制性的，并且所要求保护的主题的范围仅由所附权利要求及其等同方案来限定。
26.在以下描述中，阐述了许多细节。然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实施本发明。在一些实例中，以框图形式而不是详细地示出了公知的方法和设备，以避免使本发明难以理解。在整个说明书中，对“实施例”或“一个实施例”的引用意味着结合实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，在本说明书中各处出现的短语“在实施例中”或“在一些实施例
中”不一定是指本发明的同一实施例。此外，特定的特征、结构、功能或特性可以以任何适当的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要与两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的即可。
27.如在本发明的说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，如在本文中所使用的术语“和/或”指代并涵盖相关联的所列项目中的一个或多个的任何和所有可能的组合。
28.术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述部件之间的功能或结构关系。应当理解，这些术语不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间具有其他中间元件)物理或电接触，和/或两个或更多个元件彼此协作或相互作用 (例如，如在因果关系中)。
29.如在本文中所使用的术语“上方”、“下方”“之间”和“上”是指在此类物理关系值得注意的情况下一个部件或材料相对于其他部件或材料的相对位置。例如，在材料的情况下，设置在另一材料上方或下方的一种材料可以直接接触或者可以具有一种或多种中间材料。此外，设置在两种材料之间的一种材料可以与两种材料直接接触或可以具有一种或多种中间材料。相反，第二材料“上”的第一材料与第二材料直接接触。在部件组件的上下文中将作出类似的区分。
30.如在整个说明书和权利要求书中所使用的，伴有术语“至少一个”或“一个或多个”的项目列表可以表示所列术语的任何组合。例如，短语“a、b或c中的至少一个”可以表示a；b；c； a和b；a和c；b和c；或a、b和c。
31.除非在特定的使用上下文中另有说明，否则术语“占优势的”表示超过一半。例如，第一组分占优势的组合物表示该组合物的一半以上是第一组分(例如，＞50at.％)。术语“主要”是指大部分或最大部分。例如，主要为第一组分的组合物表示该组合物具有比任何其他组分都多的第一组分。对于主要为第一和第二组分的组合物，该组合物具有比任何其他组分都多的第一和第二组分。术语“基本上”表示仅存在偶然的变化。例如，基本上为第一组分的组合物表示该组合物还可以包括＜1％的任何其他组分。基本上为第一和第二组分的组合物表示该组合物还可以包括＜1％的任何组分来代替第一或第二组分。
32.图1a是示出根据一些实施例的用于通过子鳍状物的背面修改来减少子鳍状物泄漏的方法的 101流程图。在框110处，在晶体半导体衬底的正面上方制造晶体管结构。如下面进一步描述的，晶体管制造包括鳍状物的限定，该鳍状物具有在衬底的部分(在本文中被称为鳍状物的子鳍状物或“基部部分”)上方的晶体管沟道材料部分。在晶体管制造期间，鳍状物的基部部分可以用作用于鳍状物的沟道部分和/或源极和漏极材料的外延生长的籽晶层。因此，与由绝缘体上半导体(soi)衬底的器件层制造的鳍状物相比，通过在籽晶层上的沟道材料的假晶或变质生长和/或源极/漏极材料的假晶或变质生长，可以在沟道材料部分中引起应变。
33.在制造晶体管结构之后，正面处理可以继续形成一级或多级互连金属化。方法101然后在框 140处继续，其中背面处理例如通过平坦化工艺(例如，cmp)和/或用于减薄或去除衬底厚度的任何其他技术来暴露鳍状物的基部部分的背面。根据实施例，在框150处，可以通过背面处理来减少截止状态晶体管泄漏，该背面处理修改鳍状物的基部部分的组成
和/或微结构以减少通过基部部分的电荷载流子传输。如下面进一步描述的，可以以不使沟道材料层或其他正面结构退化的方式从晶体管结构的背面进行鳍状物的基部部分的修改。例如，鳍状物的沟道部分可以被栅极堆叠体掩蔽而不受基部部分的背面修改。此外，鳍状物的基部部分的背面修改可以依赖于低温处理(例如，＜425℃)，其与晶体管结构和/或任何正面互连金属化兼容。
34.图1b是示出根据一些实施例的背面子鳍状物修改方法102的流程图。通过方法102的实施，晶体管结构可以具有改进的性能，例如展示出较少的源极/漏极泄漏。方法102开始于输入152，其中接收工件，例如大规格(例如300mm或更大)的晶圆。工件包括在(单)晶体衬底的平坦表面上方的一层或多层晶体管沟道材料。如果存在一层以上的沟道材料，则沟道材料层可以由例如下面进一步描述的中间牺牲晶体材料分开。
35.在输入152处接收的工件，如在方法102的上游制造的，包括通过位于晶体管结构的与衬底相反的正面上方的一级或多级互连金属化电互连的晶体管结构。晶体管结构可以是平面或非平面架构中的任何一种。在一些示例性非平面实施例中，晶体管结构包括堆叠体中的(单)晶体沟道部分的鳍状物，其中栅电极在沟道部分中的每个沟道部分之间。沟道部分的相反端耦合到源极和漏极材料。互连金属化还耦合到栅电极以及源极和漏极材料的蚀刻部。
36.在示例性实施例中，晶体管沟道部分外延到(单)晶体衬底的正面、籽晶表面。例如，晶体衬底可以是基本上纯的硅，包括硅和锗，包括锡和锗或硅，或者是基本上纯的锗。在一些实施例中，沟道部分具有与衬底相同的组成，并且因此具有相同的晶格常数，而与衬底没有晶格失配。在其他实施例中，沟道部分具有与衬底不同的组成并且是假晶的，其中晶格失配可以有利地在沟道部分内引起应变以提高载流子迁移率。
37.源极和/或漏极材料还有利地外延到(单)晶体衬底的正面、籽晶表面。除了较大的施主或受主杂质浓度之外，源极和漏极材料可以具有与衬底相同的组成，并且因此可以具有与衬底相同的晶格常数。在其他实施例中，除了较大的施主或受主杂质浓度之外，源极和漏极材料具有与衬底不同的多数原子组成。源极和漏极材料可以有利地相对于衬底是假晶或变质的，这也可以在沟道部分内引起应变以提高载流子迁移率。
38.在ic结构的正面制造之后，工件被转移到正面载体，并且开始背面处理。背面处理可能需要适于接近晶体管结构的10-100nm内(并且更具体地，接近包括(单)晶体衬底材料的鳍状物的基部部分)的任何晶圆减薄或分离工艺。然后，根据本文的实施例，可以通过附加的背面处理来修改鳍状物的基部部分，以减少源极/漏极泄漏。
39.在第一实施例中，方法102通过引入氧将鳍状物的基部部分从晶体衬底材料修改为电绝缘非晶材料。在一些实施例中，在框154处将氧化催化剂沉积在衬底晶体的背面上。可以使用任何沉积技术将氧化催化剂作为薄膜沉积在鳍状物的基部部分的背面上。催化剂提高了衬底晶体的氧化速率和/或使得衬底氧化的量能够在比不存在催化剂的情况下可能的温度更低的温度下发生。在一些实施例中，催化剂包括金属，例如但不限于铝。在衬底包括硅(例如，基本上纯的硅)的示例中，氧化催化剂包括金属氧化物(例如，氧化铝或al2o3)。发明人发现，当在框160处在氧环境(例如，2-5％ o2)中在仅375-425℃的温度下退火时，2-3nm的al2o3的沉积可以促进10-15nm的硅的氧化。由于铝是硅氧化的催化剂，因此在氧化工艺之后其保留在鳍状物的基部部分的背面上，并且由于氧化物的形式提供了良好的电绝缘
体，因此不需要随后从ic结构去除。
40.在一些其他实施例中，使用任何适当的注入技术将氧注入到鳍状物的基部部分的背面中。例如，在框156处可以将鳍状物的基部部分的背面暴露于氧等离子体。可以控制等离子体偏压以将氧注入到鳍状物的基部部分中达期望深度。可以在低温(例如，标准室温)下执行这种等离子体氧化工艺，随后在框160处进行低温体退火(例如，再次在375-425℃的温度下)。或者，在框156处可以将鳍状物的基部部分的背面暴露于束线注入，随后在框160处进行低温体退火。在其他实施例中，在框162处可以实施闪光、激光或其他快速热退火(rta)工艺。因为在框162处执行的退火需要从晶体管结构的背面局部加热，所以鳍状物的更远离背面的沟道部分仅需要暴露于与在框160处的低温退火的温度相当的低温(例如，＜425℃)。在其他实施例中，等离子体氧化可以在某一退火温度下执行(即，组合框156和160)。也可以组合框154和156，例如利用等离子体氧化工艺执行催化剂沉积后退火，其后可以接着进行框160处的低温体退火，或者框162处的局部背面退火。在其他实施例中，可以执行热束线注入(即，组合框156和160)。
41.在第二实施例中，方法102进行到框158，其中通过注入施主或受主掺杂剂物质，将鳍状物的基部部分修改为具有与晶体管源极和漏极材料的导电类型互补的导电类型。鳍状物基部部分的这种反掺杂将减少通过结隔离的载流子传输。在这些实施例中，鳍状物的基部部分保持(单)晶体，但是还包括用于pmos晶体管结构的施主杂质和用于nmos晶体管结构的受主杂质。如下所述，在鳍状物的基部部分内的杂质物质将具有穿过基部部分厚度的浓度分布，其指示背面注入工艺。在杂质注入之后，在框162处可以例如利用任何背面局部热处理来电激活杂质。
42.方法102可以在输出198处完成，其中可以根据任何已知技术来执行任何附加的背面处理。尽管子鳍状物修改方法102适用于任何晶体管结构，但是图1c是进一步示出根据一些示例性实施例的用于在晶体半导体子鳍状物上方制造晶体管堆叠结构、随后对子鳍状物进行背面修改的方法103 的流程图。
43.方法103开始于输入105，其中将晶体管沟道材料堆叠体外延生长到衬底籽晶表面。晶体管沟道材料包括多个包括牺牲材料和沟道材料的双层。在一些nmos实施例中，牺牲材料层包括比沟道材料层多的锗。例如，在沟道材料是基本上纯硅的情况下，牺牲材料层是si
1-x
ge
x
，其中x在0.3-0.35 之间。在一些pmos实施例中，牺牲材料层包括比沟道材料层少的锗。例如，在沟道材料是si
1-x
ge
x
的情况下，其中x在0.3-0.35之间，牺牲材料基本上是纯硅。有利地，沟道材料层和牺牲层外延到衬底籽晶表面。
44.在框107处，将晶体管沟道材料堆叠体图案化为鳍状物。在框107处，可以实施任何图案化工艺，例如基于间隔体的光刻间距减小图案化工艺。在框107处可以实施任何减成蚀刻以将特征(例如，鳍状物)刻画到沟道材料堆叠体中。在一些实施例中，可以利用等离子体蚀刻工艺来限定鳍状物。在框107处执行的图案化工艺还蚀刻下层晶体衬底(例如，硅)的部分，其在本文中被称为鳍状物的基部部分。
45.在框109处，用沟道掩模保护在框107处图案化的特征的沟道部分。沟道掩模可以包括一个或多个材料层。在形成沟道掩模之前，可以在堆叠的沟道材料的鳍状物上方以及在鳍状物的侧壁上沉积电介质材料。然后可以将电介质平坦化，使得电介质材料的顶表面与鳍状物的顶表面基本上共面。平面电介质材料可以凹陷到在堆叠体中的一个或多个沟道
材料处或下方的水平面。在一些实施例中，在鳍状物的暴露部分上方形成的沟道掩模包括牺牲栅极堆叠体。可选地，可以在沟道掩模上方沉积间隔体电介质，并且对其进行各向异性蚀刻以在沟道掩模周围形成间隔体。
46.方法103在框111处继续，其中邻近沟道掩模和/或间隔体形成源极和漏极区。框111可以包括从沟道材料层之间至少去除牺牲材料层，并且还可以包括沟道材料层的凹陷蚀刻。在沟道材料堆叠体蚀刻之后，可以外延生长源极和漏极材料，使其与鳍状物的沟道材料层接触并且与鳍状物的基部部分的暴露的端部接触。在一些实施例中，利用低压cvd(lpcvd)工艺外延生长源极和漏极结构。对于pmos晶体管结构，硅或si
1-x
ge
x
可以用一种或多种原位受主/p型掺杂剂(例如，硼、镓、铟或铝)来外延生长。对于nmos晶体管结构，硅可以用一种或多种施主/n型掺杂剂(例如，磷、砷或锑)来外延生长。
47.方法103在框113处继续，其中去除沟道掩模并从暴露的沟道材料堆叠体的沟道部分之间剥离牺牲材料。在一些实施例中，利用湿法化学蚀刻工艺从居间沟道材料选择性地去除牺牲层，以将沟道部分作为纳米片暴露。在暴露沟道部分之后，方法103继续在框115处沉积栅极绝缘体材料。在一些实施例中，通过原子层沉积(ald)工艺沉积高k栅极材料层。在ald工艺之前，可以首先在沟道部分上形成化学氧化物，例如在不破坏真空的情况下。化学氧化物可以通过热氧化、等离子体辅助氧化、uv辅助氧化或热ald中的任何一种形成。氧化物生长可以是基本上各向同性的，生长到例如1.0nm的自限制厚度。随后的ald工艺类似地促进了用任何已知的高k(例如，＞8.5)材料共形覆盖鳍状物沟道部分。
48.方法103在框117处继续，其中在栅极绝缘体周围形成一个或多个栅电极。在一些实施例中，栅电极形成包括一种或多种功函数金属的沉积。例如，功函数金属可以通过ald或化学气相沉积 (cvd)来沉积。栅电极形成还可以包括填充金属的沉积，例如但不限于w。栅电极形成还可以包括扩散阻挡层的沉积，例如但不限于tin、mon、wn、tan或nbn。扩散阻挡层可以沉积在功函数金属与栅极绝缘体和填充金属中的至少一个之间(即，在功函数金属的任一侧上)。
49.在框117之后，晶体管结构基本上完成，并且可以根据已知适合于集成电路(ic)的任何后段制程(beol)制造工艺，通过在框119处形成的一级或多级互连金属化，与其他晶体管结构互连。
50.在框121处，执行工件的背面处理。背面处理包括对鳍状物的基部部分的背面修改以减少截止状态晶体管泄漏。在一些示例性实施例中，在框121处执行方法102以通过氧化或反掺杂来修改鳍状物的基部部分，基本上如上所述。然后，在框123处方法103可以利用任何附加的背面处理来完成，例如以形成背面互连金属化等。
51.图2a示出了根据一些实施例的ic结构200的等距截面图。ic结构200包括晶体管结构251，其包括多个堆叠的沟道部分205。晶体管结构251被示为包括四个有源沟道部分，但是晶体管结构可以包括垂直堆叠体中的任何整数数量的沟道部分(例如，1、2、3、4、5
…
10、
…
20个等)，因为本文中的实施例在这个方面不受限制。
52.沟道部分205可以具有任何几何形状，例如图2a中所示的纳米线结构，或者具有比垂直高度更宽的横向宽度的纳米带。此外，尽管示出了一个由沟道部分205构成的堆叠体，但是晶体管可以包括任何数量的由沟道部分构成的堆叠体。例如，叉片器件(forksheet device)可以包括在两个由沟道部分构成的堆叠体之间的栅电极。
53.源极和漏极材料206通过沟道部分205耦合在一起。在这样的晶体管结构中，沟道部分205 中的每一个可以可操作以促成(例如，pmos或nmos)晶体管结构200的总驱动电流。如进一步所示，沟道部分205和源极/漏极材料206直接位于从衬底201延伸的鳍状物基部部分202上方。因此，基部部分202和衬底201是(单)晶体材料，并且可以具有基本相同的化学组成。隔离电介质材料203横向与基部部分侧壁204相邻，并且在衬底201的不存在鳍状物的任何部分上方。隔离电介质材料203可以包括一层或多层电介质材料，例如包括硅(例如，sio、sioc、sin、sion、sionc 等)的电介质材料。尽管未示出，但是在一些多层实施例中，第一层的隔离电介质材料203(例如，主要包括si和n)可以共形地追随基部部分侧壁204，而第二层的隔离电介质材料203(例如，主要包括si和o)非共形地填充相邻基部部分202之间的间隙。
54.在图2a所示的示例中，源极和漏极材料206包括已经例如从沟道部分205的端部部分和/或从鳍状物基部部分202的端部长度横向地再生长的刻面外延材料。对于pmos fet，源极和漏极材料206是p型的(即，具有受主杂质)。对于nmos fet，源极和漏极材料206是n型的(即，具有施主杂质)。尽管以示例性刻面示出，但是源极和漏极材料206与所示出的相比可以是更非刻面状的(更类似滴状)。
55.在一些示例性实施例中，沟道部分205具有与基部部分202的弛豫晶格常数不同的弛豫晶格常数。例如，基本上纯的晶体硅具有大约0.345nm的弛豫晶格常数，而基本上纯的晶体锗具有大约 0.566nm的弛豫晶格常数。对于si
x
ge
1-x
合金，弛豫晶格常数可以通过线性插值而近似为x的函数。在示例性实施例中，沟道部分205是假晶的。作为假晶，沟道部分205的面内(例如，x-y)晶格参数通过弹性变形从其弛豫晶格常数相干地应变，使得沟道部分205的面内晶格常数与基部部分202 的面内晶格常数匹配。
56.取决于沟道部分205和基部部分202的多数晶格原子组成，沟道部分205的假晶状态可以在两个面内方向(x和y)上被双向地弹性压缩，或者在两个面内方向上被弹性拉紧。因此，在一些示例性实施例中，其中基部部分202是基本上纯硅，并且沟道部分205是假晶si
x
ge
1-x
，沟道部分205 随着ge组分的增加而变得更具压缩应变。对于这样的实施例，晶体管结构200有利地是pmos器件，其中穿过沟道部分205的电荷载流子(空穴)将由于压缩应变而享有较高的迁移率。在基部部分202是基本上纯硅的一个具体pmos示例中，沟道部分205是假晶si
0.7
ge
0.3
。在一些其他示例性实施例中，基部部分202可以是siyge
1-y
，并且沟道部分205是假晶si
x
ge
1-x
，其中x小于y。
57.在一些其他示例性实施例中，基部部分202是纯ge或siyge
1-y
，并且沟道部分205是假晶si 或si
x
ge
1-x
，其中x大于y。对于这样的实施例，沟道部分205随着ge组分的减少而变得更具拉伸应变。于是，晶体管结构200可以有利地是nmos器件，其中由于拉伸应变，穿过沟道部分205的电荷载流子(电子)具有较高的迁移率。在基部部分202是基本纯ge的一个具体nmos示例中，沟道部分205是假晶si
0.3
ge
0.7
。
58.源极和漏极材料206可以是弛豫的或应变的。作为一个pmos示例，基部部分202和沟道部分205都是基本上纯硅，而源极和漏极材料206是变质(弛豫)sige(例如，si
0.7
ge
0.3
)。源极和漏极材料206的较大弛豫晶格常数可以在居间沟道部分205上诱发压缩应变。
59.栅电极210在源极和漏极材料206之间，其中在栅电极210与源极和漏极材料206之间插入间隔体电介质材料211。栅电极210可以包括元素金属层、金属合金层、或者元素和合
金层之一或两者的叠层结构。栅电极210可以具有适合于沟道部分205的组成的任何组成，例如以上在方法103 的上下文中描述的那些中的任何一种。在一些实施例中，栅电极210是金属氮化物，例如tin。栅电极210也可以包括例如al(例如，tialn)。栅电极210中也可以存在其他合金组分，例如但不限于c、ta、w、pt和sn。
60.例如，ic结构200还包括在晶体管结构251的“顶”或“正”面上方的任何数量的金属化级 280。金属化级280可以具有任何已知的结构，以及任何数量的将一个或多个晶体管端子与ic中的其他节点互连的级。结构方面金属化级280未在图2中示出，以避免看不清楚晶体管结构251。尽管为了清楚起见没有示出，但是金属化级280可以包括类似地与源极和漏极区206接触的源极和/或漏极触点。同样地，正面金属化级280还可以包括至栅电极210的触点(未示出)。
61.图2b示出了根据一些实施例的ic结构200的背面修改的等距截面图。在一些示例中，方法103(图1c)被实施为首先制造ic结构200，如图2a所示，然后修改ic结构200，如图2b进一步所示，以便减少晶体管结构251的截止状态泄漏。在图2b中，ic结构200已被翻转，并且衬底 201被减薄和/或被去除以暴露鳍状物基部部分202以及相邻的隔离电介质203。因此，可以在基部部分202上局部地执行背面修改工艺250。在示例性实施例中，方法102(图1b)中的任何一个可以被实施为背面修改工艺250。
62.图3示出了根据一些cmos实施例的包括两个晶体管结构310和315的ic结构300的等距视图。ic结构300仅示出了单片ic的部分，该单片ic可以进一步包括任何数量的将晶体管结构310、 315的栅极(g)、源极(s)和漏极(d)端子电互连到各种电路节点的金属化层(未示出)。在该示例中，晶体管结构310和315中的每一个是金属氧化物半导体场效应晶体管(mosfet)，其至少对于它们的沟道部分包括基本上单晶的半导体材料。在示例性实施例中，晶体管结构310和315中的每一个包括在鳍状物基部部分202上方的沟道部分205的堆叠体，例如基本上如图2a和2b所示。
63.图4a、4b和4c分别示出了沿图3中引入的a-a’、b-b’和c-c’平面的ic结构300的截面图。图4a示出了分别穿过晶体管结构310和315的晶体管沟道部分205a-205c和205d-205f的截面。如所示出的，栅极绝缘体405将栅电极210与沟道部分205a-205f分开。栅极绝缘体405可以是已知适合于特定沟道材料的任何材料。在一些示例性实施例中，栅极绝缘体405是高k电介质材料(例如，具有大于7.5的体相对介电常数)。示例性的高k材料包括电介质金属氧化物。在一些示例中，栅极绝缘体405包括氧以及以下中的至少一种：hf(例如，hfo2)、al(例如，al2o3)、zr (例如，zro2)、y(例如，y2o3)、ta(例如，ta2o5)或ti(例如，tio2)。硅酸盐(例如但不限于hfsio
x
或tasio
x
)也是适当的。在其他实施例中，栅极绝缘体405是sio2或sion。
64.如图4a进一步所示，沟道部分205a、205b和205c相对于基部部分202定位在第一高度处，而沟道部分205d、205e和205f相对于基部部分202定位在第二高度处。对于示例性cmos实施例，可以从pmos沟道部分205d-205f之间去除nmos沟道部分205a-205c中的每一个以形成晶体管结构315，同时可以从nmos沟道部分205a-205c之间去除pmos沟道部分205d-205f中的每一个以形成晶体管结构310。基部部分202具有可以随实施方式而变化的子鳍状物高度h。在一些实施例中，子鳍状物高度h为5-30nm，并且有利地从晶体衬底201延伸小于10nm。
65.图4b示出了nmos晶体管结构310的纵向截面。如所示出的，沟道部分205a-205c在源极和漏极材料206之间延伸，穿过栅极侧壁间隔体211。鳍状物基部部分202包括在沟道部分205a-205c 下方的中心长度lc。在中心长度lc上方，栅极堆叠体(包括栅电极210和栅极绝缘体405两者) 在基部部分202与沟道部分205a之间且与其直接接触。端部长度le在基部部分202的第一端和相反的第二端。在端部长度le内，源极和漏极材料206与基部部分202直接接触。图4c示出了pmos 晶体管结构315的纵向截面。如所示出的，沟道部分205d-205f也在非本征源极和漏极材料206之间延伸，穿过栅极侧壁间隔体211。鳍状物基部部分202包括在沟道部分205d-205f下方的中心长度lc。
66.图5a进一步示出了在减薄和/或去除晶体衬底201以暴露鳍状物基部部分202的背面以及隔离电介质203的背面的初始背面处理之后沿a-a’截面的ic结构300。基部部分修改工艺250被示为针对和/或局限于ic结构300的背面。可以同时或分别地连续对晶体管结构310和315执行修改工艺250。图5b和图5c进一步示出了如在nmos晶体管结构310和pmos晶体管结构315中的每一个的背面上实施的修改工艺250。
67.如上所述，修改工艺250可以包括沉积氧化催化剂510，在图5a-5c中示为与鳍状物基部部分 202直接接触的薄膜。如上所述，氧化催化剂510可以包括金属，并且更具体地包括金属氧化物，例如但不限于al2o3。虽然被示为非选择性沉积，但是仅在鳍状物基部部分202上形成氧化催化剂 510的选择性沉积也是可能的。
68.或者，在修改工艺250包括掺杂剂杂质的注入的情况下，nmos晶体管310的鳍状物基部部分202可以掺杂有受主杂质以具有p型导电性。基部部分202的互补导电类型可以提供对n型源极和漏极材料206的结隔离，从而改善源极和漏极材料206之间的截止状态泄漏。具有良好激活效率的示例性受主杂质包括但不限于硼。尽管相对低浓度的这种受主杂质(例如，小于1e17/cm3)可能足以用于结隔离，但是受主掺杂剂浓度也可以高得多(例如，1e18-1e19/cm3)。
69.pmos晶体管315的鳍状物基部部分202可以类似地掺杂有施主杂质以具有n型导电性。基部部分202的互补导电类型可以再次提供对源极和漏极材料206的结隔离，从而改善电隔离。具有良好激活效率的示例性施主杂质包括但不限于砷或磷。尽管相对低浓度的这种施主杂质(例如，小于 1e17/cm3)可能足以用于结隔离，但是施主掺杂剂浓度也可以高得多(例如，大于1e18-1e19/cm3)。
70.图6a-6c进一步示出了在低温退火或闪光、激光或快速热退火之后沿a-a’、b-b’和c-c’截面的ic结构300。为了强调基部部分202(图5a-5c所示)的修改，在没有阴影的情况下示出修改的基部部分602。例如，在沉积氧化催化剂510之后，可以执行低温退火以氧化鳍状物基部部分 202，将其转换为非晶电介质材料。或者，上述等离子体氧化和/或闪光/rt退火工艺可以类似地将基部部分202氧化为包括氧和先前构成(单)晶体鳍状物基部部分202的多数原子的非晶电介质材料。例如，在鳍状物基部部分202是基本上纯硅的情况下，修改的基部部分202主要是氧和硅。在鳍状物基部部分202是基本上纯锗的情况下，修改的基部部分202主要是氧和锗。在鳍状物基部部分202 是锗和硅的合金的情况下，修改的基部部分202主要是氧、锗和硅。
71.对于隔离电介质203主要包括硅和氧的实施例，氧化的基部部分602(例如，ge和o)可以具有与隔离电介质203的化学组成不同的化学组成。然而，对于其他实施例(例如，其中
氧化的基部部分主要包括si和o)，修改的基部部分602的化学组成可以几乎与隔离电介质的化学组成相同。然而，基部部分侧壁204应保持为与隔离电介质203的拓扑界面，其指示基部部分修改。对于隔离电介质203包括共形电介质材料层(例如，sin等)的实施例，侧壁204可以特别地被良好地修饰。在图6a-6c中，氧化催化剂510再次以虚线示为可选地被沉积，并且如果被沉积，则在通过氧化修改鳍状物基部部分之后可选地被保留。因此，对于修改包括鳍状物基部部分的氧化的实施例，修改的基部部分602具有与隔离电介质203的非晶微结构类似的非晶微结构。修改的基部部分602还可以具有可容易与周围的隔离电介质203的化学组成区分开的化学组成，或者没有。
72.在背面子鳍状物修改包括杂质反掺杂的替代实施例中，修改的基部部分602的多数原子组成以及结晶度可容易与隔离电介质203(例如，硅的非晶氧化物)区分开。侧壁204则是不同微结构和不同化学组成的材料之间的界面。当子鳍状物修改是通过杂质掺杂时，穿过修改的基部部分602 的厚度的杂质浓度可以作为基部部分高度h的函数而变化，例如如图6b所示。修改的基部部分602 内的受主(p型)杂质达到不大于1e19/cm3(例如，1e18-19/cm3)的峰值，并且越接近栅电极210 越减少到更低的浓度。所示的分布可以遵循典型的高斯型注入分散(implant straggler)分布，但与原本将由通过nmos晶体管结构310的正面进入的注入产生的杂质浓度分布相反。图6c示出了 pmos晶体管结构315的修改的基部部分602内的类似的n型杂质分布。
73.如图6b和图6c中进一步所示，并且根据进一步的实施例，在基部部分602的修改期间，可以氧化或反掺杂源极和漏极材料206的一些基部部分。尽管可以预先确定注入和氧化工艺参数以修改基部部分602的整个高度h，但鲁棒的基部修改可以修改为距基部部分602的背表面更大的总计高度h+δ。更大的修改高度h+δ可以确保整个鳍状物基部部分602被修改为与低源极/漏极泄漏一致的状态。因此，基部修改可以将修改的基部部分602与源极和漏极材料206之间的界面607推离修改的基部部分602的背面，从而将源极和漏极材料206的基部部分修改为氧化的或反掺杂的界面材料606。虽然界面材料606存在于在端部长度le内的修改的基部部分602的界面处，但是栅电极 210可以用作保护沟道部分205a免受任何显著修改的阻挡。只要修改高度h+δ没有侵占超过栅电极210的侧壁，例如留下距最接近修改的基部部分602的沟道部分205a足够大的间隔s1，则界面材料606不应该对晶体管操作有害。
74.对于图6c中所示的示例性pmos晶体管315，界面材料606也延伸到高度h+δ，但是由于沟道部分205d-205f相对于沟道部分205a-205c的垂直位置的偏移，在最接近修改的基部部分602的沟道部分205d之间存在较大的间隔s2。
75.图7示出了包括在鳍状物基部部分修改之后的晶体管结构310和315的ic结构300的等距视图。如图7所示，与例如图3中所介绍的具有未修改的基部部分的晶体管结构相比，晶体管结构310 和315在源极和漏极区206之间具有较低的子漏极泄漏。然后，可以根据任何已知技术进一步处理 ic结构300以完成ic的制造。
76.上述ic结构可以集成到超低源极/漏极(截止状态)泄漏是有利的任何高性能ic中。例如，图8示出了其中移动计算平台805和/或数据服务器机器806采用cmos ic的系统，该cmos ic包括具有低泄漏子鳍状物或基部部分的晶体管结构，例如根据本文中其他部分描述的实施例。服务器机器806可以是任何商用服务器，例如包括任何数量的设置在机架内
并联网在一起以用于电子数据处理的高性能计算平台，其在示例性实施例中包括单片ic 850。移动计算平台805可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每一个的任何便携式设备。例如，移动计算平台805可以是平板电脑、智能电话、膝上型计算机等中的任何一个，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级集成系统810和电池815。
77.无论是设置在展开图620中所示的集成系统810内，还是作为服务器机器806内的独立封装芯片，ic 850都可以包括存储器电路(例如，ram)或逻辑电路(例如，微处理器、多核微处理器、图形处理器等)，其中的至少一个还包括具有低泄漏子鳍状物或基部部分的晶体管结构，例如根据本文其他部分描述的实施例。ic 850可以进一步耦合到板、衬底或中介层860。
78.微处理器可以进一步耦合到板、衬底或中介层。功率管理集成电路(pmic)830或包括宽带 rf(无线)发射机和/或接收机(tx/rx)的rf(无线)集成电路(rfic)825中的一个或多个可以进一步耦合到板。
79.功能上，pmic 830可以执行电池功率调节、dc到dc转换等，并且因此具有耦合到电池815 的输入，并具有向其他功能模块(例如，微处理器850)提供电流供应的输出。如进一步所示，在示例性实施例中，rfic 825具有耦合到天线(未示出)的输出以实现多个无线标准或协议中的任何一个，ic 850可以具有耦合到天线(未示出)的输出以实现多个无线标准或协议中的任何一个，包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、 ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物、以及被指定为3g、4g、5g及以后的任何其他无线协议。
80.图9是根据一些实施例的电子计算设备900的功能框图。设备900还包括容纳多个部件的主板902，所述部件例如但不限于处理器904(例如，应用处理器)。处理器904可以物理和/或电耦合到主板902。在一些示例中，处理器904是单片ic结构的部分，例如如本文其他部分所述。通常，术语“处理器”或“微处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以进一步存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
81.在各种示例中，一个或多个通信芯片906还可以物理和/或电耦合到主板902。在另外的实施方式中，通信芯片906可以是处理器904的部分。取决于其应用，计算设备900可以包括可以或可以不物理和电耦合到主板902的其他部件。这些其他部件包括但不限于易失性存储器(例如，dram932)、非易失性存储器(例如，rom 935)、闪存(例如，nand或nor)、磁存储器(mram 930)、图形处理器922、数字信号处理器、密码处理器、芯片组912、天线925、触摸屏显示器915、触摸屏控制器965、电池916、音频编解码器、视频编解码器、功率放大器921、全球定位系统(gps) 设备940、罗盘945、加速计、陀螺仪、扬声器920、相机941、以及大容量存储设备(例如，硬盘驱动器、固态驱动器(ssd)、光盘(cd)、数字多功能盘(dvd)等)。
82.通信芯片906可以实现用于来往于计算设备900传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片906可以实现多种无线标准或协议中的任何一种，包括但不限于本文其他部分描述的那些。如所讨论的，计算设备900可以包括多
个通信芯片906。例如，第一通信芯片可以专用于诸如wi-fi和蓝牙的较短距离的无线通信，并且第二通信芯片可以专用于诸如gps、 edge、gprs、cdma、wimax、lte、ev-do等的较长距离的无线通信。
83.尽管已经参考各种实施方式描述了本文中阐述的某些特征，但是该描述不旨在以限制性的意义来解释。因此，对本公开所属领域的技术人员来说显而易见的本文描述的实施方式的各种修改以及其他实施方式被认为在本公开的精神和范围内。
84.应当认识到，本发明不限于如此描述的实施例，而是可以在不脱离所附权利要求的范围的情况下，通过修改和变更来实施。例如，上述实施例可以包括如下面进一步提供的特征的特定组合。
85.在第一示例中，一种集成电路(ic)结构包括在晶体管结构的正面上的一级或多级金属化。晶体管结构还包括鳍状物的沟道部分、在沟道部分的相反端部处的晶体源极材料和漏极材料、以及与沟道部分相邻的栅极堆叠体。ic结构包括在晶体管结构的背面上的鳍状物的基部部分。栅极堆叠体在鳍状物的基部部分的中心长度与沟道部分之间并且与之直接接触。基部部分的第一端部长度与源极材料直接接触。基部部分的第二端部长度与漏极材料直接接触。基部部分是包括氧、以及si或 ge的非晶材料。ic结构包括与基部部分的侧壁相邻的隔离电介质。
86.在第二示例中，对于第一示例中的任一个，金属杂质与基部部分的背面接触，金属杂质与基部部分内的si或ge的催化氧化相关联。
87.在第三示例中，对于第二示例中的任一个，金属是al。
88.在第四示例中，对于第一至第二示例中的任一个，源极材料和漏极材料包括si和ge，基部部分包括si并且基本上没有ge，并且沟道部分处于与单晶si的晶格常数和与源极和漏极材料相关联的晶格常数之间的晶格失配相关联的压缩应变下。
89.在第五示例中，对于第一至第四示例中的任一个，在基部部分的第一端部长度内，受主杂质的浓度随着接近与源极材料的界面而增大。
90.在第六示例中，对于第一至第五示例中的任一个，第一端部长度的厚度大于中心长度的厚度，并且与源极材料的界面横向地与栅极堆叠体的侧壁相邻。
91.在第七示例中，对于第一至第六示例中的任一个，隔离电介质具有与鳍状物的基部部分的组成不同的组成。
92.在第八示例中，一种集成电路(ic)结构包括在晶体管结构的正面上的一级或多级金属化。晶体管结构还包括鳍状物的沟道部分、在沟道部分的相反端部处的源极材料和漏极材料以及与沟道部分相邻的栅极堆叠体，其中源极材料和漏极材料是晶体，并且包括si、ge和受主杂质。ic结构包括在晶体管结构的背面上的鳍状物的基部部分。栅极堆叠体在鳍状物的基部部分的中心长度与沟道部分之间并且与之直接接触。基部部分的第一端部长度与源极材料直接接触。基部部分的第二端部长度与漏极材料直接接触。基部部分是晶体，并且包括si或ge以及施主杂质，并且在基部部分的中心长度内的施主杂质的浓度随着接近栅极堆叠体而下降。ic结构包括与基部部分的侧壁相邻的电介质材料。
93.在第九示例中，对于第八示例中的任一个，在基部部分的中心长度内的施主杂质的峰值浓度比源极和漏极材料的峰值浓度低至少一个数量级。
94.在第十示例中，对于第八至第九示例中的任一个，峰值浓度为1e17-e19/cm3。
95.在第十一示例中，一种计算机系统包括电源以及耦合到电源的ic管芯。ic管芯包括第一至第十示例中的任一个的ic结构。
96.在第十二示例中，一种制造集成电路结构的方法包括由在半导体晶体的正面上制造的鳍状物形成晶体管结构，从晶体管结构的背面暴露鳍状物的基部部分，以及将基部部分氧化为包括氧以及 si或ge的非晶材料，或者用与源极材料和漏极材料的导电类型互补的导电类型相关联的杂质注入基部部分。
97.在第十三示例中，对于第十二示例中的任一个，形成晶体管结构包括形成包括在基部部分的中心长度上方的沟道部分的晶体鳍状物，基部部分与隔离电介质相邻，在沟道部分的相反端部处以及在基部部分的第一端部长度和第二端部长度上外延生长源极材料和漏极材料。所述方法包括形成栅极堆叠体，其在鳍状物的沟道部分与基部部分的中心长度之间并与之直接接触，以及在鳍状物的正面上方形成一级或多级金属化。
98.在第十四示例中，对于第十二至第十三示例中的任一个，所述方法包括通过将基部部分加热至小于425℃的温度来氧化基部部分。
99.在第十五示例中，对于第十四示例中的任一个，氧化基部部分包括在加热之前沉积氧化催化剂。
100.在第十六示例中，对于第十五示例中的任一个，氧化催化剂包括金属。
101.在第十七示例中，对于第十六示例中的任一个，金属为al，并且氧化催化剂包括al2o3。
102.在第十八示例中，对于第十四至第十七示例中的任一个，氧化基部部分包括将基部部分暴露于氧等离子体。
103.在第十九示例中，对于第十四至第十八示例中的任一个，氧化基部部分包括氧化源极和漏极材料的与基部部分接触的部分。
104.在第二十示例中，对于第十二示例中的任一个，所述方法包括用杂质注入基部部分至 1e17-1e19/cm3的峰值杂质浓度。
105.在第二十一示例中，对于第十二至第二十示例中的任一个，形成晶体鳍状物包括从衬底的籽晶表面外延生长多个双层的晶体材料堆叠体，以及蚀刻穿过晶体材料堆叠体并蚀刻到衬底的部分中。
106.然而，上述实施例不限于这一点，并且在各种实施方式中，上述实施例可以包括仅采用这些特征的子集，采用这些特征的不同顺序，采用这些特征的不同组合和/或采用除明确列出的那些特征之外的附加特征。因此，本发明的范围应当参考所附权利要求以及这些权利要求所享有的等同方案的全部范围来确定。