集成电路中的通孔形成的制作方法

本发明涉及集成电路领域，且更具体而言，涉及用于形成集成电路的金属化方案。

背景技术：

1、有不断缩小集成电路的驱动力。这意味着需要减小集成电路中使用的标准单元的尺寸。在这方面，所使用的晶体管的类型和金属轨迹线的堆叠方式是关键因素。具体而言，原则上可以最小化多晶硅间距(即，相继的晶体管栅极的间距)、金属间距(即相继的金属轨迹线的间距)和单元高度。

2、然而，缩放多晶硅间距进一步变得非常具有挑战性。

3、这激发了最近降低单元高度的尝试。这些尝试降低了标准单元的高度，其结果是变得更为矩形。这在图21中示出。可以容易地观察到，降低单元高度也会减少每标准单元的金属轨迹线数量。这对如何将晶片上的一个电路连接到另一个电路有影响。实际上，归因于高引脚密度、低引脚可接近性和有限的布线资源，减少每标准单元的金属轨迹线的数量也降低了标准单元的下金属层的布线能力。

4、出于这些原因，单元高度卡在“五轨迹”水平，即可以在垂直上容纳用于接近引脚的五个轨迹的单元高度。

5、因此，本领域需要新方法和系统来缩小集成电路。

技术实现思路

1、本发明的目的是提供用于形成集成电路的良好系统或方法。

2、以上目的由根据本发明的方法和设备来实现。

3、在第一方面，一种用于形成集成电路或集成电路的形成过程中的中间体(15)的方法，该方法包括以下步骤：

4、a.提供半导体结构(16)，该半导体结构包括：

5、i.由介电间隔(7)分隔开的两个晶体管结构(3a，3b)，每一晶体管结构(3a，3b)包括第一掺杂类型的pmos侧(5p)和第二掺杂类型的nmos侧(5n)，每一侧形成沟道结构、源极部分和漏极部分，所述源极部分与所述漏极部分由所述沟道结构在水平上分隔开，

6、ii.所述沟道结构上的栅极结构，所述栅极结构包括栅极电极(1)和栅极插塞(4)，

7、iii.电耦合到每一晶体管结构(3a，3b)的每一侧(5p，5n)的源极部分和漏极部分的导电触点(m0a)，

8、iv.在所述两个晶体管结构(3a，3b)、所述栅极结构和所述导电触点(m0a)上方的第一介电层(8)，

9、v.第一导电线(m0b)，所述第一导电线嵌入在所述第一介电层(8)中，使得所述第一导电线(m0b)的顶表面(19)和所述第一介电层(8)的顶表面共面，所述第一导电线(m0b)布置在第一金属化层内并沿第一方向延伸，所述第一导电线(m0b)在每一晶体管结构(3a、3b)的至少一部分上方延伸，

10、vi.第一导电通孔(v0a1)，所述第一导电通孔将所述第一导电线(m0b)与所述晶体管结构(3a，3b)中的第一者(3a)的第一侧(5n，5p)上的第一导电触点(m0a1)电连接，

11、vii.第二导电通孔(v0a2)，所述第二导电通孔将所述第一导电线(m0b)与所述晶体管结构(3a，3b)中的第二者(3b)的第一侧(5n，5p)上的第二导电触点(m0a2)电连接，

12、b.可选地在所述第一导电线(m0b)的顶表面上选择性地提供保护(11)，

13、c.将所述第一介电层(8)开槽，以暴露所述第一导电线(m0b)的所有侧壁的顶部(2)，

14、d.沿所述第一导电线(m0b)的每一侧壁提供间隔物(13)，

15、e.在所述第一介电层(8)上沉积第二介电层(10)，使得所述间隔物(13)的顶表面、所述保护(11)(如果存在)的顶表面、所述第一导电线(m0b)的顶表面(如果不存在保护(11))和所述第二介电层(10)的顶表面相共面，

16、f.通过使用所述间隔物(13)中的至少一者作为掩模来蚀刻穿过所述第二介电材料(10)、所述第一介电材料(8)和所述栅极插塞(4)，从而形成暴露所述栅极电极(1)的顶表面的开口(28)，以及

17、g.在所述开口中提供导电材料(14)，从而形成第三导电通孔(vintg)。

18、在第二方面，本发明涉及可通过第一方面的任一实施例获得的集成电路或集成电路的制作过程中的中间体(15)。

19、在第二方面的实施例中，本发明涉及集成电路或在集成电路的制作过程中的中间体(15)，包括：

20、a.半导体结构，该半导体结构包括：

21、i.由介电间隔(7)分隔开的两个晶体管结构(3a，3b)，每一晶体管结构(3a，3b)包括第一掺杂类型的pmos侧(5p)和第二掺杂类型的nmos侧(5n)，每一侧形成沟道结构、源极部分和漏极部分，所述源极部分与所述漏极部分由所述沟道结构在水平上分隔开，

22、ii.所述沟道结构上的栅极结构，所述栅极结构包括栅极电极(1)，

23、iii.电耦合到每一晶体管结构(3a，3b)的每一侧(5p，5n)的源极部分和漏极部分的导电触点(m0a)，

24、iv.在所述两个晶体管结构(3a，3b)、所述栅极结构和所述导电触点(m0a)上方的第一介电层(8)，

25、v.嵌入在所述第一介电层(8)中的第一导电线(m0b)，所述第一导电线(m0b)被布置在第一金属化层内并沿第一方向延伸，

26、vi.第一导电通孔(v0a1)，所述第一导电通孔将所述第一导电线(m0b)与所述晶体管结构(3a，3b)中的第一者(3a)的第一侧(5n，5p)上的第一导电触点(m0a1)电连接，

27、vii.第二导电通孔(v0a2)，所述第二导电通孔将所述第一导电线(m0b)与所述晶体管结构(3a，3b)中的第二者(3b)的第一侧(5n，5p)上的第二导电触点(m0a2)电连接，

28、viii.沿所述第一导电线(m0b)的侧壁的间隔物(13)，

29、ix.第三导电通孔(vintg)，所述第三导电通孔穿过所述第二介电材料(10)和所述第一介电材料(8)并接触间隔物(13)和所述栅极电极(1)。

30、本发明的实施例的优点在于，间隔物(13)的存在确保了m0b和vintg之间的足够距离。

31、本发明的实施例的优点在于，通过在形成第一导电线(m0b)之后且在最终形成第二导电线(mintl)之前形成第三导电通孔(vintg)，第三导电通孔(vintg)的纵横比不如在最终形成第二导电线(mintl)之后形成得那样高，这更容易在具备质量和可靠性的情况下实现。在执行步骤k的实施例中，在两个步骤中形成将第二导电线(mintl)链接到栅极电极的深通孔(vintg+v5)，每一步骤形成具有合理的纵横比的深通孔的一部分(vintg或v5)。

32、本发明的实施例的优点在于，它允许生产经尺寸缩小的集成电路。具体而言，它们使构建具有“四轨迹”高度的标准单元成为可能，而当前技术仅允许生产“五轨迹”高度的标准单元。

33、本发明的实施例的优点是，它们使得能够生产具有对应于“四轨迹”的高度的标准单元，其中金属轨迹线不再沿着标准单元的垂直轴存在，而是沿其水平轴存在。这允许通过本发明的实施例获得的标准单元是“四轨迹”的高度，而实际上包括多于四个轨迹。图21示出了现有技术标准单元的两个示例，其中每一金属轨迹沿该单元的垂直轴水平延伸。在标准单元中，水平轴和垂直轴相对于从基板上方观察该单元被定义，并且被取向成使得晶体管沟道被水平地取向。此类单元可以被称为hvh单元，因为第一层导线使其线路水平地(h)延伸，并且因为每一相继的层在取向上交替。在本发明的实施例中，第一层导线使其线路垂直地(v)延伸。因此，此类单元可以称为vhv单元。

34、在所附独立和从属权利要求中阐述了本发明的特定和优选方面。来自从属权利要求的特征可以与独立权利要求的特征以及其他从属权利要求的特征适当地结合，而不仅仅是如在权利要求中明确阐述的那样。

35、尽管本领域中的设备在不断地改进、改变和发展，但是相信本发明概念代表了包括偏离先前实践的充分新颖且独创的进步，从而提供了更高效、稳定和可靠的具有此性质的设备。

36、从下面结合附图的详细描述中，本发明的上述和其他特性、特征和优点将变得显而易见，附图通过示例的方式解说了本发明的原理。给出本描述仅仅是出于解说的目的，而并不限制本发明的范围。下文引用的参考图对附图进行参考。