专利名称：静电放电保护电路的制作方法
发明的领域本发明涉及静电放电保护电路领域。本发明尤其涉及用于保护集成电路中的输入和输出部件的静电放电装置。
发明的背景多年来已知由于静电荷的积累会在集成电路(IC)中产生非常高的电压(例如10000伏或10000伏以上)。静电放电(ESD)是指由于静电荷的积累在集成电路的输入和输出节点处产生高能放电电流的现象。由于静电放电可能使整个集成电路不能够工作或毁坏整个集成电路，所以对半导体器件而言它是一个严重的问题。因为ESD过程经常在输入或输出晶体管的结构的两端出现，所以电路设计人员致力于开发这些敏感电路元件的合适的保护装置。在理论上，ESD保护装置应当能够以非破坏性的方式使IC任何两引线两端的非常高的电位放电。
已有技术广泛地依赖于通常称为“快反向”(Snapback)的现象来提供ESD保护。这一方案的困难在于结击穿和双极快反向现象变化非常大，并且还具有正的导电温度系数。这导致了使器件固有不耐用和使器件易于发生局部结损坏的强局部电流传导。因为该局部电流传导，器件的可定标性也是一个问题。此外，在这些技术中增大器件尺寸不会必然地改善ESD的性能。
实际上，如果正在经历快反向的器件能够承受高能级，不出现不可复原的损坏的话，快反向现象是有潜在价值的ESD保护手段。快反向现象是指按照电压箝位的方式利用结击穿来控制电流和电压的状态。快反向器件被设计成能使电压足够低，以便保护敏感的栅极电介质。例如，在先前的技术中通过在扩散层内分配电阻来使n沟道器件免于不可复原的损坏。换句话说，使金属至漏极扩散接触点与栅极边缘隔开若干微米，则漏极就在快反向电路内引入了显著的电阻。这一分布扩散电阻给电流集聚提供了负反馈，因此提高了电流传导的均匀性并将ESD性能提高到更加可接受的程度。
这一方案的困难在于许多先进的半导体工艺现在采用包覆钛或钛合金(例如钛硅化物)的扩散。对诸如钛这样的金属熔结到扩散区具有将分布电阻减小至少一个数量级的作用。最终的结果是快反向过程对于ESD保护不再有效。
设计ESD电路的另一个困难是必须得到符合所需性能的要求。例如，测量ESD坚固性的主要工业标准之一-MIL-STD-883C方法3015.7备注8(MIL-STD-883C method 3015.7 Notice 8)-要求对于所有可能的引线和电源组合产生ESD“放电脉冲”(Zapping)。在过去，ESD保护电路难于在保持适当的抗噪声度的同时满足这些严格的军工标准性能要求。
因此，需要的是能够满足对于产品设计性能日益增长的需求的坚固的静电保护电路。如将要看到的，本发明提供了超过工艺性能目标、同时保持抗噪声度余量的ESD保护电路。此外，本发明提供了可在各种各样的半导体工艺中采用的固有均匀的电流传导处理-包括采用包覆钛或钛合金的扩散的处理。
发明的概要本发明涉及使集成电路(IC)免于静电放电(ESD)的装置。可以对于各种不同的电路保护要求实施本发明的基本设计。例如，在一个实施例中，本发明可用于仅使输入缓冲器免于ESD过程。在另一实施例中，可以对集成电路的输出缓冲器进行保护，在再一个实施例中，本发明的ESD保护电路可用来保护能够接收输入并能够提供作为外部信号的输出的集成电路的引线端。
在每一种情形中，作为一关键特征，本发明包括最好连接在集成电路内部电源电压两端的自触发可控硅整流器。例如，发明的SCR的阳极与第一电源电压连接。阴极与第二内部电源电压连接。SCR在其电流-电压特性中呈现快反向，该快反向在SED过程期间在稳定电压下被触发。当高电压聚集在片状电容器两端时，SCR的预定电压在低到足以使IC的内部结免于破坏性的反向击穿的电位下被触发。在其被触发的时刻，SCR在第一和第二电源电压之间提供了低电阻通路。
在一个实施例中，SCR包括pnpn半导体结构，该结构包括在P衬底上的n阱。第一n+区域和P型区域都布置在n阱中。该n+和P型区域之间留有间隔，对它们进行电连接以便构成SCR的阳极。还包括有第二N+区域。
参看随后的详细描述和附图将对本发明有更深入的理解。但不应当用附图来将发明限制为所示的特定实施例，而只应当用于说明和理解的目的。例如，不应当把附图所示的相对层厚度认作代表实际的厚度。
图1说明MIL-STD 883C，方法3015.7，备注8的静电放电测试电路。
图2是本发明的静电放电保护电路的电路示意图。
图3是本发明的为专门的只用于输入的引线端提供ESD保护的另一实施例的电路示意图。
图4表示在相对于Vss的正的静电放电期间穿过本发明的电路的电流通路。
图5表示在相对于外部的Vss的负的静电放电期间穿过本发明的电路的电流通路。
图6表示用于单独的内部电源的专门的ESD保护电路。
图7是在本发明的一实施例中被采用的N阱晶体管的剖视图。
图8是在本发明的ESD保护电路中被采用的自触发可控硅整流器的剖视图。
图9是图8所示自触发可控硅整流器的电路示意图。
图10是表示在本发明的一实施例中被采用的二极管电源箝位电路的剖视图的概念性的说明。
详细描述现在描述用于MOS、CMOS、双极和BiCMOS集成电路的坚固的静电放电(ESD)保护电路。在以下的描述中，为了彻底理解本发明，给出了许多特定的细节，例如电路结构、导电类型、电流和电压等。但是，对本领域普通技术人员显而易见的是，为了实施本发明，可以不需要这些特定的细节。在其它情况下，为了避免不必要地使本发明模糊不清，就设有特别详细地描述众所周知的电路元件和结构。
图1表示被用于满足MIL-STD-883C方法3015.7备注8的“人体模型(HBM)脉冲测试。根据这一测试，器件12通过包括电阻R1、R2、开关S1和电容器C1的网络与高压稳压电源11连接。放电脉冲由电容器C1产生，它具有100微微法的电容量，通过电阻R1被充电至几千伏。电阻R1具有在1和10兆欧之间的值。
在进行测试时，首先通过电阻R1充分地充电电容器C1；然后切换继电器S1以便通过电阻R2将电容器C1与器件12连接。电容器C1上的电位然后通过电阻R2(1.5兆欧)向被测试引线放电。MIL-STD要求对于所有可能的放电组合提供三次正放电脉冲和三次负放电脉冲。这些组合如下1.相对于每一单独的电源的全部信号引线接地。
2.彼此之间相对的全部电源引线接地，每一电源引线接单独的电源。
3.相对于所有其它信号引线的全部信号引线接地。
现在参看图2，该图表示本发明的ESD保护电路的电路示意图。在最一般的情况下，图2的电路采用单独的VCC和Vss电源，被用来在输入/输出(I/O)缓冲器处提供ESD保护。单独的电源被表示为VCCP和Vssp-与内部电路相反，表示外部电源。应当懂得最好在构成待保护的集成电路的同一硅衬底上形成图2的电路。因此，作为通常的集成电路制造工艺的一部分，很容易制造发明的ESD保护电路。
现在更详细地描述保护一般的I/O引线所使用的关键电路元件。这些元件包括分立元件和寄生结构的组合。
关于图2的ESD保护电路首先要指出的是它采用了单独的电源。例如，外部电源Vccp和Vssp分别与节点44和45连接，而内部电源Vcc和Vss与各自的节点33和34连接。每一个外部电源通过二极管箝位电路与其相应的内部电源连接。例如，二极管26将节点44连接到节点43，而二极管27将节点45连接到节点34。注意图2利用PMOS晶体管42和NMOS晶体管41的组合表示了通常构成IC的输出电路的一部分的缓冲器电路。晶体管41和42串接在节点45和44之间。
本领域的专业人员认识到本发明的主要特征在于输入/输出缓冲器电路与外部电源连接这一事实。这意味着I/O装置产生的任何噪声被有效地与IC的内部电源线隔离。二极管箝位电路26和27保持有噪声的外部电源线和内部电源线之间的分离。该二极管箝位机制还在芯片的外部和主电源之间提供了可能的最低阻抗通路。根据在两个电源之间所需的噪声隔离度的不同，二极管26和27可以包括串联的一个或多个二极管。例如，如果需要在Vccp和VCC之间提供至少2伏的噪声隔离，则二极管26应当包括至少4个串联的二极管。
图10是示范性二极管箝位电路的结构的剖视图，它由4个串联的二极管组成。该二极管被表示为由布置在衬底50上的一组单独的结构所组成。每一结构包括布置在浮置n阱89中的P+和n+扩散区域(分别是93和94)。4个单独的n阱区域89a-89d中的每一个在P型衬底50上形成。例如，系列中的第一个二极管包括扩散区域93a和94a，P+扩散区域93a与外部电源Vccp连接。
构成二极管箝位电路的单独的二极管的串联连接可以利用任何可用的金属层连接在一起。金属连接总是从前一二极管级的n+区域到下一级的P+区域；即n+区域94A与P+区域93B连接，n+区域94B与P+区域93C连接，依此类推。在该二极管箝位电路的阴极端，n+区域94D与内部电源Vcc连接。注意电源箝位二极管27可以利用图10所示相同的浮置n阱原理来实现。但是，对于二极管27，P+侧与外部电源Vssp连接，该二极管的n+侧与内部电源Vss连接。注意二极管26和28被设计成为在静电放电期间提供电流通路。
图2的ESD保护电路的关键元件之一是自触发可控硅整流器(STSCR)30。可控硅整流器(SCR)是在其电流-电压特性中呈现快反向的pnpn半导体器件。STSCR 30被设计成为在ESD放电脉冲产生的条件下在约12-13伏时被触发。为了分析的目的，在约12至13伏之前，STSCR 30在ESD过程期间可被看作是一开路电路。在被触发时，STSCR 30起到在Vcc和Vss之间的低电阻短路的作用。认识到12-13伏电平低到足以充分地使内部结免于破坏性的反向击穿是重要的。
还值得指出STSCR 30连接在节点33和34两端，即STSCR 30连接在包括扩散电容和管壳电容的内部片状电容的两端。集成电路通常的片状电容的容量数量级在10000微微法。如果该电容在放电通路中，则如此大的电容量将消耗ESD放电脉冲的大部分能量。但是，当STSCR触发时，它起到旁路掉内部片状电容任何有害的电流的作用，由此保护了IC的核心部分。还应认识到，为了正确地起作用，STSCR 30在正常的电路操作期间不应被锁住。这意味着STSCR 30只应在真正的ESD过程期间被启动。恰当地间隔开某些关键部件并控制它们的尺寸就能够保证STSCR 30在正常的电路操作期间不被触发。
二极管28与STSCR 30相关，图中示出它连接在节点33和34之间。在实现图2的保护电路时，二极管28用P衬底和与STSCR结构相关的n阱抽头之间的pn结来形成。因此，二极管28连接在内部电源Vcc和Vss之间。当在下面更详细地讨论STSCR 30的剖面结构时，本发明的这一特殊性将更加清楚。
继续参看图2，焊盘和输入门之间的连接利用包括电阻Rs(标为电阻37)以及二极管23和24的局部输入门箝位网络来实现。电阻37的典型数值为100欧姆的数量级。在大多数情况下，二极管D23和D24最恰当地在输入门电路的附近，以便在该门附近保持低的电压。局部输入门箝位电路起降压网络的作用，将I/O缓冲器输入侧的门电压箝位在可接受的电平上。例如，这一电平可以代表输入缓冲器的门介质击穿电压。在一个实施例中，电阻37包括普通的多晶硅电阻。再注意二极管23和24的尺寸通常较小(例如30微米宽)，它们的结构与二极管26和27相同。
如上所述，包括硅化扩散的已有技术的设计所存在的问题之一就是与I/O缓冲器相关的晶体管元件损坏的问题。因为硅化作用基本上消除了与漏极扩散相关的正常电阻，所以在这些技术中再也没有电流传播，源极区和漏极区都会发生损坏。为此，本发明包括一专门的n阱电阻38(在图2中标为Rw)。电阻Rw提供到达几沟道输出晶体管41的漏极的电流传播，并由分布n阱晶体管结构组成。这使元件41非常坚固，因此能够处理更高的电流强度。
图7是在当前最佳实施例中实施的n阱电阻38的剖视图。注意该n阱电阻被完全地集成在元件41的漏极内。在图7中，元件41被示为分裂成单独的MOS结构41a和41b。MOS晶体管41A包括n＋区域55a和56a。晶体管41a的栅极与还包括n+区域56b和55b的晶体管41b的栅极电连接。这一结构的焊盘连接由位于n阱53内的n+区域60组成。注意n+区域60分别利用场氧化区域58a和58b与MOS晶体管41a和41b分隔开来。
在图7的结构中，n+漏极扩散区域56a和56b越过n+阱53的边界延伸，形成了从该阱至该漏极的低阻硅化连接。n+扩散区域60与这些漏极扩散区域隔开预定的距离，该n阱抽头提供给焊盘。电流从n+抽头Gap60横向地流过电阻性的n阱区域53，然后到达漏极扩散区域56a和56b。注意在这一结构中，n阱53的掺杂浓度确定电阻Rw的值，该电阻Rw的值在当前的实施例中约为100欧姆。
有若干个尺寸对于n阱电阻38良好的性能是关键的。第一个关键尺寸CD1表示在浮置n阱53内n+漏极扩散区域56的阱边缘和n+阱的抽头60的边缘之间的间距。尺寸CD1确定n阱电阻器的有效电阻并最终确定n沟道元件41的整个ESD性能。
第二个关键尺寸CD2表示栅极边缘至n阱边界的距离。尺寸CD2的合适距离对于在处理期间使n阱不与栅极边缘接触是重要的。
第三个关键尺寸CD3表示n+漏极扩散区域超过n阱边界范围的重叠的程度。这一尺寸对于保持n阱和晶体管漏极区域之间的连续性是重要的。
最后的关键尺寸CD3确定输出晶体管41电阻部分(即Rw)的宽度。显然，随着该电阻结构的宽度的增大，即使CD1保持不变，有效电阻Rw也减小。
在当前最佳实施例中，各种关键尺寸CD1、CD2、CD3和CD4对ESD性能的影响概括在下面的表1-3中。在每一种情况下，CD3保持不变，为1.4微米。在表1-3中还示出设有n阱电阻、其漏极接点至栅极边缘的距离为6.0微米的I/O单元的ESD性能以供参考。
察看表3的数据可见，增大CD4的尺寸到超过某一值将显著地降低ESD性能。人们认为增大n阱晶体管的宽度损害了均匀电流传播的优点。在非常大的电流传导期间(例如在ESD期间)，不能够对于非常大的部分的宽度保持均匀的加热和电阻。在快反向期间尤其如此，在此期间，大部分电流和热量一开始都集中在栅极边缘的一个点上。
再参看图2，尚未讨论的其余电路元件包括二极管21、22和25。二极管22连接在焊盘和节点44之间，当放电脉冲使该焊盘或引线为正时它旁路流向电源Vccp的电流。为了使二极管22阳极和晶体管42漏极之间的电阻最小，二极管22最好在晶体管42的附近。类似地，二极管21连接在晶体管41的漏极和节点34之间。二极管21是输出缓冲器的布图中所固有的，在每当放电脉冲使焊盘相对于Vss为负时避免ESD过程。二极管25也是输出缓冲器的布图中所固有的，连接在VSS和Vssp之间。二极管21和25都包括在n沟道漏/源晶体管区域和P衬底之间形成的大的垂直二极管。
图3表示本发明的用于一般的仅作输入用的引线的ESD保护电路的另一实施例。图3的电路因没有输出晶体管41和42而被显著地简化。注意，除不包括晶体管41、42以及相关的电阻38和二极管25外，在图3的实施例中保留了图2相同的基本结构。还有，由于图3的电路用来处理输入信号，所以就不需要单独的电源和箝位二极管26和27。(输入引线通常被连接到内部电源，所以不需要专门的ESD电源二极管箝位电路。)图3电路在所有其它方面都与图2电路的相同。本领域的专业人员知道，不使用MOS输出驱动器就消除了薄的易损坏的门电路，因此减小了单元电容。
图4和5作为例子进一步说明在ESD过程期间本发明如何起作用的。图4说明在相对于Vss为正的ESD放电脉冲期间穿过图2电路的电流通路。相反地，图5说明在相对于外部电源Vssp为负的ESD放电脉冲期间的电流通路。在考察这两个例子中的每一个之前，将ESD过程与水坝作类比将有助于理解。在这一简单的类比中，水库中的水代表在IC上累积的静电荷，水库容量代表结构电容，水坝的流出侧代表地。水坝本身代表集成在I/O缓冲器中的保护结构。
显然，当水库满时，水将朝各个方向冲向水坝。当水库达到其容量时，水将流过水坝的顶部，或者水坝将在其最易损坏或薄弱的地方破裂。已有的ESD保护方案集中在薄弱位置上-确定无数的方法来加强这些位置。结果是一组非常复杂的特定ESD电路，在不同的应用中，这些ESD电路在各方面都无效。但是，本发明相反的方案是仔细地设计坚固的“水闸”，以便可预测地将电荷旁路到地。这一方案使设计的变化保持最少，设计出为电流提供可预测的放电通路的坚固的保护电路。
将这一理论应用于图2的I/O ESD保护电路，就能够容易地确定在ESD过程期间电流流向何处。例如，在图4中，箭头47突出了在ESD过程期间当放电脉冲使引线相对于Vss为正时的电流通路。在这一情形中，二极管22和26导通，旁路流向主要部分的电流并将片状电容器充电到Vss。当被充电时，这一大电容器(对于微处理器约为10000微微法)消耗大部分ESD能量。随着ESD放电脉冲电压的增大，片状电容器两端的电位最终达到12-13伏。在这一时刻，STSCR 30被触发，给Vss提供了低阻抗通路。
图5表示放电脉冲使I/O引线相对于外部电源Vssp为负时的相反的情形。电流从外部电源Vssp流过二极管箝位电路27到达Vss。然后放电电流通路继续穿过n沟道漏极二极管21，最后经电阻38到达该引线。
当实施ESD保护时，应当认识到连接性在电路的成功方面起重要的作用。在图2的ESD保护电路的场合中，电源箝位二极管26和27以及STSCR 30可以远离它们要保护的实际I/O缓冲器。但是，应当使电路电流通路的阻抗为最小，以便其它寄生通路不会成为优选的放电通路。相反地，为了使压降最小，二极管23和24最好尽可能地接近输入元件的节点35。
此外，因为ESD放电脉冲的电流会容易地超过几个安培并持续几个毫微秒，所以金属宽度就成为一个值得考虑的问题。例如，即使金属宽度不是足够宽，从焊盘至节点35处的I/O单元的金属(称为“引导金属”)在ESD过程期间会熔化。为此，引导金属的宽度应足以恰当地处理强的放电过程。
本领域的专业人员还认识到，特殊的ESD保护要求对于支持少量内部逻辑但不支持任何I/O或输出缓冲器的内部电源经常是必需的。这一类的结构通常用于模拟或内部时钟的供给。在这些情况下，每一单独的内部电源必须得到保护，就象它是一输入似的。在这些特殊的情况下提供保护的电路如图6所示。
图6表示通过二极管52与Vcc连接并通过二极管51与Vss连接的内部电源Vccl。二极管51和52由串接的1，2，3或4个二极管构成。寄生二极管49连接在VCCl和VSS之间。这一二极管说明了这一特殊保护方法的主要理由之一。最好从内部逻辑的n阱抽头至衬底之间形成二极管49。当放电脉冲使电源引线相对于Vss为负时，二极管49的正偏将传导全部的ESD电流。一般来说，在这种电路部件中的电源的汇流排包括在ESD过程期间会容易地被溶解成为开路状态的相当窄的不均匀宽的金属导线的许多部分。为此，二极管52提供具有非常坚固的金属设计的并行电流通路来承受ESD电流。因此，图6的保护电路有效地旁路掉流向内部逻辑的敏感的金属汇流排的电流。
现在参看图8，该图表示在图2保护电路中采用的基本自触发SCR结构的剖视图。这一结构提供了极坚固的保护机制并可被直接地集成到任何CMOS、双极或BiCMOS工艺之中。此外，STSCR的触发由结击穿电压控制的事实使得能够容易和有效地实施集成电路技术。
STSCR 30的结构包括布置在n阱60中的n+区域62和p+区域64。区域62和64都与节点33连接，该节点33是该元件的阳极。如图2所示，STSCR 30的阳极与VCC连接。区域62和64被厚场氧化区域63隔开。还应当指出二极管28(再参看图2)由n阱60和P衬底50之间的结形成。因此，二极管28是图8所示STSCR的设计中所固有的。
继续基本结构的描述，P+区域64利用场氧化区域65与n+区域66隔开。n+扩散区域66与n阱60的边缘重叠，以便控制触发电压。此外，n+区域66利用场氧化区域67与n+区域69隔开。n+扩散区域69再与节点34连接，该节点34是STSCR 30的阴极。注意有若干关键尺寸与各个区域65-67的宽度有关。将在下面更详细地讨论这些关键尺寸。
基本STSCR结构的其余部分包括与SCR的阴极相邻的厚场氧化器件。该厚场氧化器件包括n+区域69、n+区域73和场氧化区域72。注意n+区域73通过导线80与电阻76连接。电阻76连接在节点33和扩散区域73之间。这一电阻76最好由普通多晶硅电阻构成，起使厚场氧化器件免于大电流或高电压的作用。该厚场氧化器件通过以泄漏电流的形式提供额外的电子来帮助SCR器件的触发。这一泄漏电流如图8中虚线70所示。
STSCR结构中的厚场氧化器件有两个主要目的。内部n+P结的击穿使载流子按照促进pn+阴极结的正偏的方式泄漏到衬底，由此实现自触发的特征。此外，如果在SCR处有电压尖峰，厚场氧化器件就作为一分压器(多晶硅电阻76至n+P结)以便箝位与其连接的晶体管栅极的电压。当发明的SCR受到反向极性脉冲的作用时，它提供了在正偏时极坚固的强俘获的大面积二极管。
图8所示STSCR的操作基于pnpn结构的形成，中央n+扩散区域66与n阱60重叠以便控制触发电压。在ESD过程期间SCR的坚固性来源于电流传导所固有的均匀性，该均匀性允许消耗高能脉冲，不会自我损坏。一旦被触发，SCR将其两端之间的电压箝位成为约3-5伏，由此防止对集成电路的内部电路的损害。
如上所述，通过使n+扩散区域66与n阱区域60边界重叠就获得了在有害的电压会产生之前启动保护电路所需的相当低的触发电压。已知在通常的CMOS和BiMOS工艺中，n阱击穿电压约为40伏。相反地，本发明结构中的n+扩散区域的击穿电压为12至13伏的数量级。正是这后一击穿电压触发PNP和NPN晶体管的双极动作来提供被控的锁住过程作为整个保护方案的一部分。调整关键尺寸CD1-CD4以便设定PNP和NPN晶体管的电流放大系数来在ESD过程期间提供锁住。
在ESD过程的起初阶段，P+区域64中的电位首先增大直到n+区域66至衬底50的结的击穿触发了SCR为止。与此同时，节点33处上升的电位还产生了流过厚场氧化器件的泄漏电流70，这一电流帮助触发SCR以便实现有效的箝位。由于ESD过程通常非常短(＞100毫微秒)，所以绝热地出现了电流传导区域的发热，传导对邻近区域的冷却可忽略。STSCR提供的电流传导的均匀性和传播减少了给定STSCR放电的发热并允许根据尺寸来确定ESD性能。
为了触发STSCR，必须满足两个条件首先，寄生PNP和NPN双极晶体管正向电流增益(电流放大系数)的乘积必须大于1。其次，正在被击穿的结要足够泄漏以便在n阱或衬底区域中产生电压大于约0.7伏。这一正向偏置代表晶体管之一的发射极-基极结电位并启动STSCR动作。约7和10(分别对于PNP和NPN器件)的寄生双极增益提供了合适的STSCR性能。
如上所述，SCR的动作在n阱至衬底的结被击穿之后被触发。在普通半导体工艺中，这一击穿电压通常约为40伏。为了将触发电压降低到安全数值，自触发特征包括位于与n阱区域60的边缘重叠的位置处的n+区域66，它与n+阴极扩散区域连接。这一重叠有几个目的。首先，它将结击穿从40伏减小到约2伏。其次，它把击穿限制在最佳的位置中来启动SCR的动作。还有，它没有被进行外部连接，因此它作为自触发机制起作用。
应当认识到区域66和衬底50之间的n＋P结击穿通常是高度集中的、非均匀的现象，它具有正的温度反馈。因此，设计应当使SCR在足够小的电流下被触发以避免造成对该结的永久损害。相反地，触发电流应当足够大以避免偶然地触发SCR，这会导致锁住和集成电路的损坏。对这两方面进行平衡需要仔细地选择关键尺寸CD1-CD4。注意在当前的实施中，图8的STSCR的触发电流对于以下表4所示的各种尺寸在10和30毫安之间。
关键尺寸CD1、CD2、CD3和CD4的重要性如下。全部尺寸(CD1＋CD2＋CD3＋CD4)之和应当足够大，以便与传导有关的半导体体积对于高能ESD性能能够消耗足够多的能量。相反地，这些尺寸应当足够小，以便小的泄漏电流能够正确的导通寄生双极晶体管中的一个，由此触发SCR。此外，利用小的泄漏电流的自触发保证了n＋P结不被损坏。即使考虑到因工艺造成的相对变化，CD1-CD的临界值1.1，1.4，1.2和1.2微米也提供了良好的结果。
图9表示图8所示STSCR的电路示意图。注意PNP和NPN双极元件被分别表示为晶体管87和88。n阱电阻Rn被表示为连接在晶体管87的基极和节点33之间的电阻85。类似地，衬底电阻Rp被表示为连接在晶体管88的基极和节点34之间的电阻84。厚场氧化元件79被表示为连接在节点80和节点34之间。
应当认识到图8和9所示的STSCR器件本身也能够提供ESD保护。就是说，节点33可直接与集成电路的焊盘连接，节点80与输入缓冲器连接。例如，图9表示了节点80与输入缓冲器81连接的这一结构。因此，所描述的STSCR有两种潜在的用途。首先作为电源箝位电路，提供阻止所有极性的静电荷的坚固性能。当按照这一方式被应用时，I/O有源和寄生晶体管以及二极管将ESD电流脉冲引导到主VCC-VSS电容器。如果该电容足够大，它就能够通过作为电流脉冲的电荷的“库房”而有效地改善ESD性能，不会使电压上升到危及氧化栅的数值。当SCR箝位电路如图2所示地与该电容并联时，它提供了附加的安全特性来防止VCC主电压超过12伏。另一方面，发明的STSCR可以在例如图3所示电路这样的电路中作为只保护输入的器件来为只用于输入的引线提供保护。
在阅读了以上的描述之后，本发明的许多变化和改进对于本领域的普通技术人员而言将无疑是显而易见的，应当认识到作为例子说明和描述的特定实施例决不应被看作是一种限制。因此，最佳实施例细节的提及不是用来限制权利要求的范围，权利要求本身只列举被认为是发明的本质的那些特征。
权利要求
1.保护集成电路(IC)以抗静电放电(ESD)的装置，包括第一二极管，其阳极与所说IC的焊盘连接，其阴极与第一电源电压连接；第二二极管，其阳极与第二电源电压连接，其阴极与所述焊盘连接；连接在所述焊盘和所述IC的输入节点之间的电阻；第三二极管，其阳极与所述输入节点连接，其阴极与所述第一电源电压连接；第四二极管，其阳极与所述第二电源电压连接，其阴极与所述输入节点连接；可控硅整流器(SCR)，其阳极与所述第一电源电压连接，其阴极与所述第二电源电压连接，所述SCR在其电流-电压特性中呈现在ESD过程期间在预定电压下被触发的快反向，当所述预定电压被超过时，所述SCR在所述第一和所述第二电源电压之间提供低电阻通路，由此保护所述IC的内部结免于破坏性的反向击穿。
2.权利要求1的装置，其中所述SCR包括pnpn半导体器件结构，该结构包括布置在P衬底上的n阱；布置在所述n阱内的第一n+区域和P型区域，所述n+和P型区域被隔开，被电连接在一起构成所述阳极；布置在所述衬底上、跨过所述n阱的边缘的第二n+区域；布置在所述衬底上、离开所述n阱的所述边缘第一距离并离开第二n+区域的边缘第二距离的第三n+区域，所述第一距离大于所述第二距离，所述第三区域构成所述阴极。
3.权利要求2的装置，其中所述预定电压由所述第二n+区域的击穿电压来确定。
4.权利要求3的装置，还包括被第一场氧化区域将其与所述第三n+区域隔开的第四n+区域，所述第四n+区域通过电阻与所述阳极连接，所述第四n+区域提供泄漏电流给所述第三n+区域来触发所述SCR。
5.权利要求4的装置，其中所述第二和第三n+区域被第二场氧化区域隔开。
6.保护集成电路(IC)的输入缓冲器以抗静电放电(ESD)的可控硅整流器(SCR)，包括布置在P衬底上的n阱；布置在所述n阱内的第一n+区域和P型区域，所述n+和P型区域被隔开，被电连接在一起构成所述SCR的阳极；布置在所述衬底上、跨过所述n阱的边缘的第二n+区域；布置在所述衬底上、离开所述n阱的所述边缘第一距离并离开第二n+区域的边缘第二距离的第三n+区域，所述第一距离大于所述第二距离，所述第三区域构成所述SCR的阴极；所述SCR在其电流-电压特性中呈现在ESD过程期间在预定电压下被触发的快反向，当所述预定电压被超过时，所述SCR在所述IC的电源线两端提供低电阻通路。
7.权利要求6的SCR，其中所述预定电压由所述第二n+区域的击穿电压来确定。
8.权利要求7的SCR，还包括被第一场氧化区域将其与所述第三n+区域隔开的第四n+区域，所述第四n+区域被第一场氧化区域将其与所述第三n+区域隔开，所述第四n+区域通过电阻与所述阳极连接，所述第四n+区域提供泄漏电流给所述第三n+区域来触发所述SCR。
9.权利要求8的SCR，其中所述第二和第三n+区域被第二场氧化区域隔开。
10.保护集成电路(IC)以抗静电放电(ESD)的装置，包括第一二极管，其阳极与所述IC的焊盘连接，其阴极与第一电源电压连接；包括连接在所述第一电源电压和所述焊盘之间的P沟道器件和连接在所述焊盘和n沟道器件的漏极之间的n阱电阻的输出缓冲器，所述n沟道器件的源极与第二电源电压连接；第二二极管，其阳极与所述第二电源电压连接，其阴极与所述焊盘连接，所述第一和第二二极管在ESD过程期间分别在所述第一和第二电源电压与所述焊盘之间提供导电通路；可控硅整流器(SCR)，其阳极与第三电源电压连接，其阴极与第四电源电压连接，所述SCR在其电流-电压特性中呈现在ESD过程期间在预定电压下被触发的快反向，当所述预定电压被超过时，所述SCR在所述第一和第二电源电压之间提供低电阻通路，由此保护所述IC的内部结免于破坏性的反向击穿。
11.权利要求10的装置，还包括一对二极管箝位电路，所述箝位电路之一将所述第一电源电压与所述第三电源电压连接，另一箝位电路将所述第二电源电压与所述第四电源电压连接。
12.权利要求11的装置，其中所述SCR包括pnpn半导体结构，该结构包括布置在P衬底上的n阱；布置在所述n阱内的第一n+区域和P型区域，所述n+和P型区域被隔开，被电连接在一起构成所述阳极；布置在所述衬底上、跨过所述n阱的边缘的第二n+区域；布置在所述衬底上、离开所述n阱的所述边缘第一距离并离开第二n+区域的边缘第二距离的第三n+区域，所述第一距离大于所述第二距离，所述第三区域构成所述SCR的阴极。
13.权利要求12的装置，其中所述预定电压由所述第二二n+区域的击穿电压来确定.
14.权利要求13的装置，还包括被第一场氧化区域将其与所述第三n+区域隔开的第四n+区域，所述第四/n+区域通过电阻与所述阳极连接，所述第四n+区域提供泄漏电流给所述第三n+区域来触发所述SCR。
15.权利要求14的装置，其中所述第二和第三n+区域被第二场氧化区域隔开。
16.权利要求14的装置，还包括将所述焊盘与所述IC的输入节点连接的电阻；以及将所述输入节点与所述第二电源电压连接的第三二极管；和将所述输入节点与所述第四电源电压连接的第四二极管。
全文摘要
保护集成电路(IC)以抗静电放电(ESD)的装置，包括连接在该集成电路内部电源电压(V
文档编号H01L29/861GK1133105SQ94193796
公开日1996年10月9日 申请日期1994年8月16日 优先权日1993年10月15日
发明者G·R·瓦格纳, J·史密斯, J·A·马伊斯, C·C·韦布, W·M·霍尔特 申请人:英特尔公司