专利名称：电可写可擦的只读存储单元装置及其制作方法
在很多应用场合需要具有用硅处理工艺的可写可擦的只读存储单元，即所谓的快速EEPROM(电可擦可编程只读存储)的只读存储单元装置。这些快速EEPROM装置也在不供电的情况下保存被存储的数据。
在技术上，这些存储单元大多由一只MOS晶体管实现，该MOS晶体管在沟道区具有一种第一电介质、一个浮栅、一种第二电介质和一个控制栅。如果在浮栅上存储有电荷，则该电荷影响MOS晶体管的阈电压。在这种存储单元装置中，“浮栅上有电荷”状态被赋予一个第一逻辑值，“浮栅上无电荷”状态被赋予一个第二逻辑值。信息经由福勒-诺德海姆隧道电流(Fowler-Nordheim-Tunnelstrom)被写入存储单元，电子通过福勒-诺德海姆隧道电流被注入到浮栅上。信息通过沿相反方向通过第一电介质的隧道电流被擦除。
在这种存储单元装置中，MOS晶体管制成平面的MOS晶体管结构并位于一个平面的单元结构中。据此，一个存储单元所占的理论上的最小面积为4F2，其中，F为按照当时的制作工艺可制作的最小结构尺寸。目前可提供这种其存储数据量最多为64兆位的快速EEPROM装置。
目前，更大的数据量可写可擦地只能存储在动态的存储单元装置DRAM中或磁性的数据载体上。为了保存被储存的数据，DRAM需要不断地供电。与此相反磁性的数据载体建筑在具有旋转的存储介质的机械系统上。
本发明的任务在于提供一种电可写可擦的只读存储单元装置，该装置是可在每个存储单元的占地面积更小的情况下制作的。此外，还提供一种用于制作这种存储单元装置的方法。
按照本发明所述的任务通过权利要求1所描述的、电可写可擦的只读存储单元装置解决及其制作方法通过权利要求5解决。
发明的进一步扩展由其它权利要求给出。
根据发明所述的电可写可擦的只读存储单元装置是在一个半导体衬底中实现的。半导体衬底至少在存储单元装置的范围内优先具有单晶的硅。其中，半导体衬底不仅可由一单晶硅圆片，也可由绝缘基体外延硅SOI-衬底组成。
在半导体衬底中安排有一个被第一导电类型掺杂的区域，该区域与半导体衬底的主面接邻。被第一导电类型掺杂的区域对半导体衬底是隔离的，因此，能够把电压加到被第一导电类型掺杂的区域上。被第一导电类型掺杂的区域对半导体衬底的隔离不仅在于p-n结，也可在于一个被埋入的绝缘层，譬如SOI衬底的被埋入的绝缘层。
在被第一导电类型掺杂的区域中安置有许多单个存储单元。这时，这些存储单元分别分配在基本上平行走向的行中的。在半导体衬底的主面安排有基本上平行于该行走向的纵向沟槽。行分别交替地安置在相邻的纵向沟槽之间的主面上以及纵向沟槽的底部。这就是说，存储单元分别安置在两个标高相互错位的平面上。
每个存储单元包括一个MOS晶体管，该MOS晶体管具有被与第一导电类型相反的第二导电类型掺杂的源/漏区，一个第一电介质、一个浮栅、一个第二电介质和一个控制栅。
对行横向延伸的字线分别与沿不同的行安置的MOS晶体管的控制栅相接。
尤其是沿着一行安置的存储单元的MOS晶体管彼此是串联的。这时，沿着一行相邻的MOS晶体管的相互连接的源/漏区形成相关的掺杂区。每行具有两个接口，在这两个接口之间，安置在行中的MOS晶体管彼此串联。通过这些接口，位于有关行的MOS晶体管可按照“与非”结构或以自由选择的存取进行控制。如果在该实施形式中，纵向沟槽的宽度，相邻的纵向沟槽的间距，相关联的掺杂区的面积和字线的宽度按照在当时工艺中可制作的最小结构尺寸F形成，则每个存储单元所占用的面积为2F2。因此，在使用最小结构尺寸F为0.4微米的工艺的情况下，存储密度可达6.25位/微米2。
相邻的行分别通过纵向沟槽的侧面相互隔离。为了避免附到纵向沟槽侧面的寄生的MOS晶体管，纵向沟槽安置有隔离墙。
为了改善这种隔离墙的隔离效果，以下措施属于发明的范畴，即在沟底区域通过侧面弯曲部分使侧向沟槽在该区域内所具有的宽度大于主面区域内的宽度。这些弯曲部分填充有隔离材料并增大了沟底区的隔离墙的厚度。改善主面和沟底之间的隔离的另一可能性在于，通过在沟槽深度一半的高度处离子注入形成一层薄的高掺杂度的P+掺杂层。
在根据本发明的只读存储单元装置的制作中，在采用自对准工序的情况下，达到每个存储单元占地面积2F2。
为了制作发明所述的电可写可擦的只读存储单元装置，先在半导体衬底的主面内生成由第一导电类型掺杂的区域。在主面内，在由第一导电类型掺杂的区域内刻蚀基本上平行走向的纵向沟槽，其长度至少同行的长度一样大。随后生成第一介电层。全平面生成掺杂的第一多晶硅层并且其结构是这样的，即形成带状第一多晶硅结构，这些带状多晶硅结构平行于纵向沟槽分别位于相邻的纵向沟槽之间的主面上和纵向沟槽的底上。生成第二介电层。通过对第二多晶硅层的淀积和各向异性的刻蚀，生成控制栅和横向于行走向的字线。字线分别与沿不同的行安置的MOS晶体管的控制栅相连。第二多晶硅层优先以这样的厚度淀积，使横向于纵向沟槽的字线具有一个平的表面。随后，通过与字线一致的各向异性的刻蚀，建立第二介电层和第一多晶硅结构。这是在例如应用建立字线时同一掩膜的情况下实现的。对MOS晶体管的源/漏进行注入，这时，字线被用作掩膜。同时，在该注入过程字线也被掺杂。
第一多晶硅层优先通过自对准工序结构化。这时，通过第一辅助层的淀积和刻蚀，在第一多晶硅层的位于纵向沟槽的侧面上的部分形成隔离墙。这时，各向异性的刻蚀是对衬底有选择地进行的。第一辅助层例如由Si3N4或由可对热SiO2有选择地刻蚀的SiO2构成的。紧接着第二辅助层有选择地在第一多晶硅层的暴露部分上生成，第一辅助层和第一多晶硅层对该第二辅助层是可以有选择地刻蚀的，第二辅助层例如通过热氧化由热SiO2构成。然后，隔离墙对于第二辅助层有选择地去除。在第二辅助层用作刻蚀掩膜的情况下，第一多晶硅结构通过刻蚀第一多晶硅层形成。最后去除第二辅助层。因为在该自对准制作第一多晶硅层结构时不必相对于纵向沟槽进行调准的掩膜，所以，第一多晶硅层结构的制作可比按照目前的工艺中可制作的最小结构尺寸F更精细地进行。
为了改善相邻行之间的隔离效果，在淀积第二介电层之前，在第一多晶硅结构的侧面上先形成隔离墙。
可以采用如下措施以改善该隔离墙的绝缘效果-即纵向沟槽是如此生成的，使其侧面在沟底的区域内有弯曲部分，因此，沟底区域内的沟槽宽度大于主面区域内的沟槽宽度。这种沟槽剖面可通过复合的各向异性的和各向同性的刻蚀通过制作所谓的凸变(Barrelling)效应形成。凸变效应指如下事实，即在各向异性的等离子刻蚀时，在较高的压力下，沟槽在沟底的区域内出现扩张。凸变效应譬如已由VLSIElectronics，Microstructure Science，Volume 8，Plasma Processing forVLSI，N.G.Einspruch and D.M.Brown，Chapter 5，Academic Press Inc.，Orlando，1984.S.124ff.公开。在形成第一介电层后，弯曲部分被充填绝缘材料。
下面借助一实施例及附图详细说明本发明。附图所示为
图1具有一个被第一导电类型掺杂的区域、平行走向的纵向沟槽、第一介电层、第一多晶硅层和由Si3N4构成的隔离墙的半导体衬底。
图2通过热氧化形成第二辅助层之后的半导体衬底。
图3选择性去除由Si3N4构成的隔离墙之后以及制作第一多晶硅层之后的半导体衬底。
图4去除第二辅助层之后以及淀积和制作第二介电层及第二多晶硅层之后的半导体衬底。
图5形成控制栅和字线之后以及形成源/漏区之后的半导体衬底。
图6沿图5中的VI-VI线的断面图。
图7沿图5中的VII-VII线的断面图。
图8半导体衬底的俯视图。
在由例如具有1016厘米-3P型掺杂的单晶硅构成的半导体衬底1中，首先例如通过有掩膜的注入生成P型掺杂阱2。P型掺杂的阱2具有例如1017厘米-3的掺杂浓度。P型掺杂的阱2与衬底1的主面3相邻(见图1)。它具有例如1.2微米的深度。
在P型掺杂阱2中，通过硼注入生成一个有P+型掺杂的层2a。在有P+型掺杂的层2a中，调整掺杂的浓度为例如2×1018厘米-3。
通过用TEOS方法淀积SiO2层及对其光刻形成结构，生成一个沟槽掩膜(未示出)。通过例如用氨气进行的各向异性的刻蚀，在把沟槽掩膜用作刻蚀的掩膜的情况下刻蚀出纵向沟槽4。纵向沟槽4具有例如0.4微米的深度。这时，纵向沟槽4的沟底处在有P型掺杂的阱2中。纵向沟槽4的宽度例如为0.4微米，长度例如为25微米。纵向沟槽4在衬底1的上方平行走向。其延伸和数量大得可覆盖以后制造的存储单元的范围。例如并排地安置有1024个纵向沟槽。
随后，通过热氧化技术由SiO2形成介电层5。形成的第一个介电层5的厚度例如为8纳米。这时第一介电层5的厚度是这样确定的，通过加10至15伏的电压产生的隧道电流能够在若干微秒至几毫秒内可把如此多的电荷传输到一个以后要制作的浮栅上，使处于其下方的MOS晶体管的阈值电压Vt超过供电电压Vdd。
然后，淀积厚度例如为100至200纳米的第一多晶硅层6。该第一多晶硅层6是n型掺杂。这一步骤或者是可在淀积过程就地进行或者是在淀积后通过磷扩散进行。该第一多晶硅层6具有一个基本上贴合的边缘覆盖，所以，其在主面3上的厚度和在沟底上的厚度与在纵向沟槽4的侧面上的厚度相同(见图1)。
一厚度例如为20至80纳米的Si3N4层敷涂于掺杂的第一多晶硅层6上。该Si3N4层具有一基本上贴合的边缘覆盖。例如用CHF3进行各向异性的刻蚀，在进行刻蚀时去除处于平面区域Si3N4层的部分。这时形成Si3N4隔离墙7它在纵向沟槽4的侧面区域覆盖第一多晶硅层6(见图1)。
通过例如在850℃的温度下进行的热氧化处理，在第一多晶硅层6的暴露表面上有选择地生成SiO2结构(见图2)。因为在形成Si3N4隔离墙7之后，在主面3的区域内的和在纵向沟槽4的底部上的第一多晶硅层被暴露，所以SiO2结构8覆盖主面3的区域和纵向沟槽4的底部的第一多晶硅层6。
随后，在SiO2层8上有选择地去除Si3N4隔离墙7。这是例如借助热磷酸通过湿式化学方法进行的。这时，处在纵向沟槽4侧面区域内的第一多硅层6部分被暴露。
在把SiO2结构用作刻蚀掩膜的情况下，通过可与湿法刻蚀联合的干法刻蚀制作第一多晶硅层6。这时形成第一多晶硅结构6′。例如用氯气或HF/HNO3进行刻蚀。在制作第一多晶硅层6时，第一多晶硅层6的那些处于纵向沟槽4的侧面区域内的部分被去除。因此，第一多晶硅层6′包括带状部分，该带状部分分别处于相邻的纵向沟槽之间的主面区域以及纵向沟槽的底上(见图3)。第一多晶硅结构6′是自对准地进行的，这就是说不用光刻技术。
通过例如用CF4干法刻蚀，SiO2结构8被去除。该刻蚀主要在有选择地对多晶硅进行的。
通过用TEOS法淀积厚度例如为30至100纳米的SiO2层，随后各向异性地刻蚀SiO2层以及再刻蚀第一多晶硅层的厚度，形成SiO2隔离墙9(见图4)。该刻蚀是例如用CF4进行的。SiO2隔离墙处在纵向沟槽4的侧面区域内。这些SiO2隔离墙9也覆盖纵向沟槽4底上暴露区域。
在例如用HF进行还原清洗对第一多晶硅结构6′的表面预处理后生成第二介电层10。该第二介电层10例如通过对厚度例如为14纳米的SiO2层的热氧化处理而形成。作为替代办法，第二介电层10作为其层序为SiO2-Si3N4-SiO2的复合层形成。为此首先淀积厚度例如为5纳米的SiO2层。然后在SiO2层上淀积，厚度例如为7纳米的Si3N4层。最后，通过热氧化处理形成另一层厚度例如为5纳米的SiO2层。建立适宜的第二电介质的另一可能性在于应用渗氮氧化物。
随后淀积第二多晶硅层11(见图4)。形成第二多晶硅层11其厚度大于纵向沟槽4的宽度的一半。因此，该第二多晶硅层11具有一个基本上平的表面。形成第二多晶硅层11，其厚度例如为300纳米。
在形成光刻掩膜(未示出)之后，通过各向异性的刻蚀制作第二多晶硅层11结构。这时形成垂直于纵向沟槽4走向的字线11′。第二多晶硅层11的各向异性的刻蚀，例如用Cl2实现。通过把刻蚀介质改为CF4，用同一先刻掩膜制作第二介电层10。通过把刻蚀介质重新改成Cl2制作第一多晶硅结构6′，这时，第一介电层5的和SiO2隔离墙9的表面暴露出来(见图5)。字线11′形成，其宽度为例如0.4微米，相邻的字线11′之间的间距例如也为0.4微米。
在去除光刻掩膜之后，以例如砷和例如25keV的能量和例如5×1015厘米-2的剂量对源/漏进行注入。在对源/漏进行注入时，在纵向沟槽4的底上以及在纵向沟槽4之间的主面3上生成掺杂的区域12(见图5、示出了沿图5的VI-VI线的断面的图6以及示出了沿图5的VII-VII线的断面的图7。在图5中所示的断面，在图6和7中分别以V-V表示)。掺杂的区域12对于两个沿一行安置并且相邻的MOS晶体管而言起着共同的源/漏区的作用。在对源/漏进行离子注入时，字线11′同时掺杂。
通过淀积中间氧化物其中借助光刻工序开一个通路接触孔和通过例如溅射沉积金属层形成接触以及随后制作金属层，最终完成存储单元装置。
这时，在只读存储单元装置的边缘上各行分别具有两个接口，在这两个接口之间安置在行中的MOS晶体管彼此串联(未示出)。
在制作第一多晶硅结构6′时形成浮栅6″，这些浮栅6″分别处于字线11′的下方。
每两个相邻掺杂的区域12和位于其间的字线11′分别构成一个MOS晶体管。这时P型掺杂阱2的位于两个掺杂区域12之间的部分构成了MOS晶体管的沟道区。在该沟道区的上方设有作为隧道氧化物的第一介电层5、浮栅6″、第二介电层10及一个控制栅，该控制栅是由字线11在沟道区的上方伸展的部分构成的。
在纵向沟槽4的底上以及在纵向沟槽4之间的主面3的区域内分别安置有一行串联的MOS晶体管，这些MOS晶体管分别由两个掺杂区域12和位于其间的字线11′构成。位于一个纵向沟槽4的底上的MOS晶体管通过SiO2隔离墙9与相邻的、位于纵向沟槽4之间的、主面上的MOS晶体管隔离。
这时最高的隔离电压取决于平行于主面的SiO2隔离墙的尺寸。为了改善隔离效果，SiO2隔离墙的尺寸可以采取下述方法增加，即纵向沟槽4的侧面在沟底的区域内有弯曲部分(未示出)，该弯曲部分也充填SiO2。这种弯曲部分能够通过以下方式自对准地制作，即在刻蚀纵向沟槽4时利用凸变效应。在生成第一介电层5后，弯曲部分淀积和各向异性的刻蚀厚度为20至80纳米一个附加的TEOS-SiO2层所充填。
所形成的纵向沟槽4的宽度、相邻的纵向沟槽4之间的间距、字线11′的宽度以及相邻的字线11′之间的间距，首先分别根据当前的工艺可制作的最小结构尺寸F确定的大小产生。如果考虑到掺杂区12中的每一个是两个相邻的MOS晶体管的源/漏区，则每个平行于纵向沟槽4的MOS晶体管的长度为2F。MOS晶体管的宽度分别为F。因此，由一个MOS晶体管构成的一存储单元的面积受制作工艺制约分别为2F2。从投影到主面3的投影看，沿一条字线11′相邻的、在图8所示的俯视图中用粗线表示其轮廓Z1、Z2的存储单元是直接互邻的。存储单元Z1位于纵向沟槽的底上，而存储单元Z2则处在两个相邻的纵向沟槽4之间的主面3上。通过相邻的存储单元在高度上的交错配置，封装密度有所加大，同时也不会使相邻的存储单元之间的隔离变坏。
对电可写可擦的只读存储单元装置的编程，是通过各MOS晶体管的沟道区向附属的浮栅6″上注入电子实现的各根据处在浮栅6″上的电荷的具体状况，相应的MOS晶体管具有一个低阈值电压或一个高阈值电压。通过例如为10至15伏的正电压导致列入第一逻辑值的高阈值电压，该正电压加到起控制栅作用的字线11′和P型掺杂的、通过一个pn结对衬底1隔离的阱2之间。该电压的作用在于，经过福勒-诺德海姆隧道电流把电子注入到浮栅上。
第二逻辑值列入低阈值电压。如此，相应的浮栅6″被放电。这是通过把一个-10至-15V的负电位加到P型掺杂的阱2和控制栅11′之间而实现的。因此，促成隧道电流通过第一介电层5，经过该第一介电层5，电子在若干微秒至几毫秒之内从浮栅6″中流出。
通过在往浮栅6″上注入电子时应用多个电平，也可按照多值逻辑对电可写可擦的存储单元装置进行编程。
符号表1衬底2 P掺杂阱2a高浓度P+掺杂层3主面4纵向沟槽5第一介电层6第一多晶硅层6′第一多晶硅结构6″浮栅7 Si3N4隔离墙8 SiO2结构9 SiO2隔离墙10第二多晶硅层11′字线12掺杂区
权利要求
1.电可写可擦的只读存储单元装置，其中，—在半导体衬底(1)的由第一导电类型掺杂区域(2)内配置了很多单个的存储单元，—由第一导电类型掺杂的区域(2)是对半导体衬底(1)隔离的，—存储单元分别安置在基本上平行走向的行中，—在半导体衬底(1)的主面(3)内配置了基本上平行于行走向的纵向沟槽(4)，—行分别交替地处在相邻的纵向沟槽(4)之间的主面(3)上和纵向沟槽(4)的底面上，—存储单元分别包括至少一个具有与第一导电类型相反的第二导电类型掺杂的源/漏区(12)、第一电介质(5)、一个浮栅(6″)、第二电介质(10)和一个控制栅(11′)的MOS晶体管，—字线(11′)垂直于行的走向，这些字线(11′)分别与沿不同的行安置的MOS晶体管的控制栅相接。
2.按照权利要求1所述的只读存储单元装置，其中，为使相邻的行相互隔离，在沟槽深度的一半高度处安置有一高浓度掺杂的P+掺杂层(2a)。
3.按照权利要求1或2所述的只读存储单元装置，其中，—沿一行安置的存储单元的MOS晶体管彼此串联，—沿一行相邻的MOS晶体管的彼此相连的源/漏区在半导体衬底(1)中形成有关联的掺杂区(12)，—每行具有两个接口，在这两个接口之间，安置在该行中的MOS晶体管彼此串联。
4.按照权利要求1至3之一所述的只读存储单元装置，其中，在沟底的区域内纵向沟槽(4)的侧面具有充填绝缘材料的弯曲部分。
5.按照权利要求1至4之一所述的只读存储单元装置，其中，—半导体衬底(1)至少在被第一导电类型掺杂的区(2)的范围内具有单晶硅，—第一电介质(5)分别由SiO2层构成，—第二电介质(10)分别包含SiO2和/或Si3N4，—浮栅(6″)和控制栅(11′)分别包含掺杂多晶硅。
6.用于制作电可写可擦的只读存储单元装置的方法，其中，—在半导体衬底(1)的主面(3)内生成一个被第一导电类型掺杂的区域(2)，该区域(2)是对半导体衬底(1)隔离的，—在被第一导电类型掺杂的区域(2)内的主面(3)中，刻蚀基本上平行走向的纵向沟槽(4)，—生成大量成行安置的存储单元，这些存储单元分别包括至少一个具有与第一导电类型相反的第二导电类型掺杂的源/漏区(12)、第一电介质(5)、一个浮栅(6″)、第二电介质(10)和一个控制栅(11′)的MOS晶体管，其中，行交替地位于相邻的纵向沟槽(4)之间的主面(3)上和纵向沟槽(4)的底面上，—生成第一介电层(5)，—生成第一掺杂的多晶硅层(6)并且是如此制作的，即形成带状第一多晶硅结构(6′)，这些多晶硅结构(6′)与纵向沟槽(4)平行并且分别位于相邻的纵向沟槽(4)之间的主面(3)上和纵向沟槽(4)的底面上，—生成第二介电层(10)，—通过淀积和各向异性刻蚀第二多晶硅层(11)，生成控制栅(11′)和垂直于行走向的字线(11′)，这些字线(11′)分别与沿着不同的行安置的MOS晶体管的控制栅相连，—通过按照字线(11′)进行各向异性刻蚀制作第二介电层(10)和第一多晶硅结构(6′)，—实现对MOS晶体管的源/漏注入，在注入时字线(11′)作掩膜用。
7.按照权利要求6所述的方法，其中，—为了通过淀积和对半导体衬底(1)，有选择地各向异性刻蚀第一辅助层，自对准制作第一多晶硅层(6)，在第一多晶硅层(6)处于纵向沟槽(4)侧面的部分上形成隔离墙(7)，—在第一多晶硅层(6)的暴露部分上有选择地生成第二辅助层(8)，对于该第二辅助层(8)，第一辅助层(7)和第一多晶硅层(6)是可以有选择地刻蚀的，—隔离墙(7)有选择地对第二辅助层(8)被去除，—在第二辅助层(8)用作掩膜的情况下通过刻蚀第一多晶硅层(6)形成第一多晶硅结构(6′)，—去除第二辅助层(8)。
8.按照权利要求7所述的方法，其中，由热SiO2构成的第二辅助层(8)和由Si3N4或由对热SiO2可以有选择地刻蚀的SiO2构成的第一辅助层被形成。
9.按照权利要求5至8之一所述的方法，其中，—纵向沟槽(4)是如此生成的，即其侧面在沟底的区域内具有弯曲部分，通过该弯曲部分，在沟底区域内的沟槽(4)的宽度大于其在主面(3)的区域内的宽度，—这些弯曲部分充填了绝缘材料。
10.按照权利要求9所述的方法，其中，纵向沟槽(4)通过组合的各向异性刻蚀和各向同性刻蚀而生成。
全文摘要
电可写可擦的存储单元装置包括许多存储单元,每一存储单元具有一个浮栅(6″)的MOS晶体管,MOS晶体管安置在平行走向的行中。这时相邻的行分别交替地安排在纵向沟槽(4)的底面上和在相邻的纵向沟槽(4)之间。通过自对准工序,各个存储单元的占地面积达到2F
文档编号H01L21/8247GK1187906SQ96194694
公开日1998年7月15日 申请日期1996年7月2日 优先权日1996年7月2日
发明者W·克劳特施奈德 申请人:西门子公司