专利名称：半导体集成电路装置及其制造方法
技术领域：
本发明涉及半导体集成电路装置及其制造方法，特别是涉及对具有DRAM(Dynamic Random Access Memory，动态随机存取存储器)的半导体集成电路装置适用且有效的技术。
背景技术：
DRAM的存储单元配置在矩阵状地配置在半导体衬底的主面上的多条字线和多条位线的交点上，且由一个信息存储用电容元件和与之串联连接的一个存储单元选择用MISFET构成。该存储单元选择用MISFET形成于用器件隔离区域把周围围起来的半导体衬底的有源区域上，主要由栅极氧化膜、与栅极构成为一体的栅极电极和构成源和漏的一对半导体区域构成。位线配置于存储单元选择用MISFET的上部，与借助于2个存储单元选择用MISFET而共有的上述源、漏的一方电连。信息存储用电容元件同样地配置于存储单元选择用MISFET的上部，并与上述源、漏的另一方电连。
在特开平5-291532号公报等中讲述了具备这种存储单元构造的DRAM。在该公报中讲述的DRAM的存储单元，为了使得在使存储单元选择用MISFET微细化时可以确保其栅极长度，同时可以使字线的间距变窄，要在有源区域(字线作为存储单元选择用MISFET的栅极电极起作用的区域)处使字线的宽度变粗，在其它的区域处使字线的宽度变细。
此外，在上述公报中所述的DRAM的存储单元，为了使得可以良好地确保连接存储单元选择用MISFET的源、漏的一方和位线的接触孔的导通，要使位线的宽度在一部分处变粗并一直延伸到有源区域的上部，同时使有源区域的图形变成为鸥翼状，且使其一部分弯向位线一侧。
但是，上述公报中所述的DRAM的存储单元，当存储单元的尺寸向微细化发展，最小加工尺寸变成为光刻技术的析象界限左右时，由于光刻技术对微细的曲线图形或弯曲图形进行析象是困难的，故在或者使字线或位线的宽度在一部分处变粗，或者使有源区域的平面图形变成为鸥翼状的情况下，就不能确保良好的尺寸精度。此外，由于连接信息存储用电容元件的下部电极和存储单元选择用MISFET的源、漏的另一方的贯通孔配置在位线与位线之间，故在位线的宽度在一部分处变粗的情况下，要确保贯通孔的开孔余量的困难的，且不能确实地防止贯通孔内的下部电极与位线间的短路。
本发明的目的是，提供一种可以推进DRAM存储单元的微细化的技术。
本发明的上述以及其它的目的和新的特征，将会通过阅读本说明书的讲述和附图了解清楚。
发明的公开在本申请中所公开的发明之内，简单地说来，代表性的内容如下所述。
(1)本发明的半导体集成电路装置，具有DRAM存储单元，该存储单元由具备配置在沿半导体衬底的主面的第1方向延伸的多条字线和沿与上述第1方向垂直的第2方向延伸的多条位线的交点上，且与上述字线构成为一体的栅电极的存储单元选择用MISFET和与之串联连接的信息存储用电容元件构成，上述多条字线，沿上述半导体衬底的主面的第1方向用同一宽度延伸，而相邻的字线彼此间的间隔比上述宽度小。
(2)本发明的半导体集成电路装置，上述相邻的栅极电极彼此间的间隔，用由光刻技术的析象界限决定的最小尺寸构成。
(3)本发明的半导体集成电路装置，上述字线和与之构成为一体的上述存储单元选择用MISFET的栅极电极，用至少在一部分内含有金属膜的导电膜构成。
(4)本发明的半导体集成电路装置，形成上述存储单元选择用MISFET的有源区域，由沿上述半导体衬底的主面的第2方向延伸的、周围被器件隔离区域围起来的岛状图形构成。
(5)本发明的半导体集成电路装置，把上述有源区域围起来的器件隔离区域，用器件隔离沟构成，该器件隔离沟用下述方法形成向在上述半导体衬底的主面上开孔后的沟内埋入绝缘膜。
(6)本发明的半导体集成电路装置，上述位线通过绝缘膜形成于上述存储单元选择用MISFET的上方，电连上述存储单元选择用MISFET的源、漏的一方和上述位线的接触孔，对于上述存储单元选择用MISFET的栅极电极自对准地形成。
(7)本发明的半导体集成电路装置，上述信息存储用电容元件通过绝缘膜形成于上述存储单元选择用MISFET的上方，电连上述存储单元选择用MISFET的源、漏的另一方和上述信息存储用电容元件的一方的电极的接触孔，对于上述存储单元选择用MISFET的栅极电极自对准地形成。
(8)本发明的半导体集成电路装置，具有DRAM的存储单元，该存储单元由具备配置在沿半导体衬底的主面的第1方向延伸的多条字线和沿与上述第1方向垂直的第2方向延伸的多条位线的交点上，且与上述字线构成为一体的栅电极的存储单元选择用MISFET和与之串联连接的信息存储用电容元件构成，上述位线沿上述半导体衬底的主面的第2方向用同一宽度直线延伸，相邻的位线彼此间的间隔比上述宽度宽。
(9)本发明的半导体集成电路装置，上述位线的宽度用由光刻技术的析象界限决定的最小尺寸以下的尺寸构成。
(10)本发明的半导体集成电路装置，上述位线由至少在一部分内含有金属膜的导电膜构成。
(11)本发明的半导体集成电路装置，具有DRAM的存储单元，该存储单元由具备配置在沿半导体衬底的主面的第1方向延伸的多条字线和沿与上述第1方向垂直的第2方向延伸的多条的位线的交点上，且与上述字线构成为一体的栅电极的存储单元选择用MISFET和与之串联连接的信息存储用电容元件构成，形成上述存储单元选择用MISFET的有源区域，由沿上述半导体衬底的主面的第2方向延伸的、周围被器件隔离区域围起来的岛状图形构成。上述多条字线沿上述半导体衬底的主面的第1方向用同一宽度和同一间隔延伸，通过第1绝缘膜在上述器件隔离区域的上部形成的位线，沿上述半导体衬底的主面的第2方向用同一宽度和同一间隔延伸，电连在上述有源区域上形成的上述存储单元选择用MISFET的源、漏的一方和在上述器件隔离区域的上部形成的上述位线的第1接触孔，第1方向的直径比第2方向的直径大，其一部分延伸到上述器件隔离区域的上边。
(12)本发明的半导体集成电路装置，向上述第1接触孔的内部埋入掺有与上述存储单元选择用MISFET的源、漏同一导电类型的杂质的多晶硅膜。
(13)本发明的半导体集成电路装置，上述位线和上述存储单元选择用MISFET的源、漏的一方，通过存在于上述位线和上述第1绝缘膜之间的第2绝缘膜上形成的第1贯通孔进行电连。
(14)本发明的半导体集成电路装置，上述位线的宽度比上述第1贯通孔的直径小。
(15)本发明的半导体集成电路装置，上述第1接触孔由第1方向的直径比第2方向的直径大，且其一部分延伸到上述器件隔离区域上边的第1区域，和在上述第1区域的下部形成，且第1方向的直径与第2方向的直径大体上相等的第1区域构成，上述第1区域在上述存储单元选择用MISFET的上方形成。
(16)本发明的半导体集成电路装置，上述信息存储用电容元件通过第3绝缘膜形成于上述位线的上方，并通过在上述第3绝缘膜上形成的第2贯通孔，和在上述第2贯通孔的下部的上述第1绝缘膜上形成的第2接触孔，与上述存储单元选择用MISFET的源、漏的另一方电连。
(17)本发明的半导体集成电路装置，向上述第2接触孔的内部埋入掺有与上述存储单元选择用MISFET的源、漏同一导电类型的杂质的多晶硅膜。
(18)本发明的半导体集成电路装置，上述第2贯通孔配置在相邻的上述位线之间，且对于上述位线自对准地形成。
(19)本发明的半导体集成电路装置，其构成为具备第1、第2和第3字线，这些字线具备多个使具有源极、漏极和栅极电极的存储单元选择用MISFET和具有第1电极、电介质薄膜和第2电极的信息存储用电容元件串联连接的存储单元，而且，各个字线在半导体衬底的主面上边的第1方向上延伸，且各个位线的一部分构成上述存储单元选择用MISFET的栅极电极；第1和第2位线，各个位线在与上述半导体衬底的主面上边的上述第1方向垂直的第2方向上延伸，且相互相邻的配置，上述第1、第2和第3字线的宽度大体上相等，上述第1字线和与之相邻的上述第2字线的间隔与上述第2字线和与之相邻的上述第3字线的间隔大体上相等且每个都比上述宽度小。上述第1和第2位线，宽度大体上相等，而且彼此间的间隔比上述宽度大。
(20)本发明的半导体集成电路装置，还具备第1导体层，用来连接上述存储单元选择用MISFET的上述源、漏的一方和上述第1位线，且位于上述第1字线与上述第2字线之间；第2导体层，用来对上述存储单元选择用MISFET的上述源、漏的另一方和上述信息存储用电容元件的上述第1电极进行连接，且位于上述第2字线和上述第3字线之间，上述存储单元选择用MISFET的上述源、漏的一方和上述第1导体层对于上述第1字线和上述第2字线自对准地进行连接，上述存储单元选择用MISFET的上述源、漏的另一方与上述第2导体层对于上述第2字线和上述第3字线自对准地进行连接。
(21)本发明的半导体集成电路装置的制造方法，是一种具有配置在沿半导体衬底的主面的第1方向延伸的多条字线和沿与上述第1方向垂直的第2方向延伸的多条位线的交点上，且具备与上述位线构成为一体的栅极电极的存储单元选择用MISFET和与之串联连接的信息存储用电容元件构成的DRAM存储单元的半导体集成电路装置的制造方法，具备下述工序(a)在第1导电类型的半导体衬底的主面上形成器件隔离区域和周围被上述器件隔离区域围起来且用在眼上述半导体衬底的主面的第2方向延伸的岛状图形构成的有源区域的工序；(b)采用使在上述半导体衬底的主面上边形成的第1导电膜图形化的办法，形成在上述半导体衬底的第1主面上延伸，且其间隔比其宽度狭窄的字线的工序；(c)采用向上述半导体衬底的主面内导入第2导电类型杂质的办法，形成上述存储单元选择用MISFET的源、漏的工序。
(22)本发明的半导体集成电路装置的制造方法，用由光刻技术的析象界限决定的最小尺寸形成上述栅极电极的间隔。
(23)本发明的半导体集成电路装置的制造方法，在上述(c)工序之后，还具备下述工序(d)在上述存储单元选择用MISFET的上部形成第1绝缘膜，接着在上述第1绝缘膜的上述形成刻蚀速率与上述第1绝缘膜不同的第2绝缘膜的工序；(e)采用在上述第2绝缘膜对上述第1绝缘膜的刻蚀速率变大的条件下，对上述存储单元选择用MISFET的源、漏的上部的上述第2绝缘膜进行了刻蚀后，对上述存储单元选择用MISFET的源、漏的上部的上述第1绝缘膜进行刻蚀的办法在上述源，漏的一方的上部，对于上述栅极电极自对准地形成在第1方向上直径比第2方向的直径大，且其一部分延伸到上述器件隔离区域上的第1接触孔，在另一方的上部，对于上述栅极电极自对准地形成第1方向的直径与第2方向的直径大体上相等的第2接触孔的工序；
(f)在把导电膜埋入到上述第1接触孔和上述第2接触孔内之后，在上述第2绝缘膜的上部形成第3绝缘膜，接着在延伸到上述第1接触孔的上述器件隔离区域上的区域上边的第3绝缘膜上形成第1贯通孔的工序；(g)采用使在上述第3绝缘膜的上部形成的第2导电膜图形化的办法，形成沿上述半导体衬底的主面的第2方向用同一宽度延伸，且彼此间的间隔比上述宽度还宽的位线，并通过在上述第3绝缘膜上形成的上述第1贯通孔使上述位线与上述第1接触孔电连的工序。
(24)本发明的半导体集成电路装置的制造方法，用由光刻技术的析象界限决定的最小尺寸以下的尺寸形成上述位线的宽度。
(25)本发明的半导体集成电路装置的制造方法，在上述(g)工序之后，还具备下述工序(h)在上述位线的上部形成第4绝缘膜，接着在上述第4绝缘膜的上部形成刻蚀速率与上述第4绝缘膜不同的第5绝缘膜的工序；(i)采用在上述第5绝缘膜对上述第4绝缘膜的刻蚀速率变大的条件下，对上述第2接触孔的上部的上述第5绝缘膜进行刻蚀之后，对身第2接触孔的上部的上述第4绝缘膜进行刻蚀的办法，在上述第2接触孔的上部对于上述位线自对准地形成第2贯通孔的工序；(j)采用使在上述第5绝缘膜的上部形成的第3绝缘膜图形化的办法，形成通过上述第2贯通孔与上述第2接触孔电连的信息存储用电容元件的下部电极的工序。
附图的简单说明
图1是作为本发明的实施例1的半导体集成电路装置的等效电路图。
图2的概略平面图示出了作为实施例1的半导体集成电路装置中DRAM的存储阵列的一部分。
图3的平面图扩大示出了图2的一部分。
图4是沿图3的A-A’线和B-B’线的半导体衬底的剖面图。
图5～图7的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图8的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图9、图10的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图11的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图12～图14的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图15的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图16、图17的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图18的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图19的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图20的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图21～图24的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图25的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图26～图30的半导体衬底的要部平面图示出了作为实施例1的DRAM的存储单元的制造方法。
图31的半导体衬底的要部平面图示出了作为实施例2的DRAM的存储单元的制造方法。
图32的半导体衬底的要部平面图示出了作为实施例2的DRAM的存储单元的制造方法。
图33的半导体衬底的要部平面图示出了作为实施例2的DRAM的存储单元的制造方法。
图34～图36的半导体衬底的要部平面图示出了作为实施例2的DRAM的存储单元的制造方法。
图37的半导体衬底的要部平面图示出了作为实施例3的DRAM的存储单元的制造方法。
图38～图42的半导体衬底的要部平面图示出了作为实施例3的DRAM的存储单元的制造方法。
优选实施例以下，根据附图详细说明本发明的实施例。另外，在用来说明实施例的所有的图中，对于具有同一功能的构件赋予同一个标号，免予反复地对其进行说明。
实施例1图1是作为本发明的一个实施例的DRAM的等效电路图。如图所示，该DRAM的存储阵列(MARY)由配置成矩阵状的多条字线WL(WLn-1、WLn、WLn+1、…)和多条位线BL及配置在它们的交点上的多个存储单元(MC)构成。存储1位的信息的1个存储单元由1个信息存储用电容元件C和与之串联连接的1个存储单元选择用MISFET Qs构成。存储单元选择用MISFET Qs的源、漏的一方，与信息存储用电容元件C电连，另一方则与位线BL电连。字线WL的一端，连接到字线驱动器WD上，位线BL的一端则连接到读出放大器SA上。
图2的半导体衬底的概略平面图示出了上述存储阵列的一部分。图3的平面图扩大示出了图2的一部分。图4是沿图3的A-A’线和B-B’线的半导体衬底的剖面图。另外，图2和图3仅仅示出了构成存储单元的导电层(除去极板电极)，导电层间的绝缘膜或在存储单元的上部形成的布线的图示则被省略。
DRAM的存储单元在p型半导体衬底1的主面上形成的p型阱2内形成。该存储单元的平面尺寸为例如0.46微米×0.46微米。虽然没有特别限定，但是形成了存储单元的区域(存储阵列)的p型阱2，为了防止来自在半导体衬底1上形成的电路(例如作为外围电路的一部分的输入输出电路)的噪声的影响，要用在其下部形成的n型半导体区域3与p型的半导体衬底1进行电隔离。
存储单元选择用MISFET Qs用n沟型构成，在上述p型阱2的有源区域L内形成。如图2和图3所示，该有源区域L由沿图的左右方向(X方向)笔直地延伸的细长的岛状的图形构成，X方向的尺寸为1.16微米，图的上下方向(Y方向)的尺寸为0.24微米。在用这样的简单的直线图形构成有源区域L的情况下，由于即便是微细化到用光刻技术的析象精度为止，也不会生成析象困难的微细的图形，故可以确保良好的尺寸精度。另外，上边所说的有源区域L的尺寸和以下要讲述的存储单元的各个构成要素的尺寸，是例示性的尺寸，并不是用来限定本发明的尺寸。
如图4所示，把上述有源区域L围起来的器件隔离区域，用向在p型阱2上开孔的浅的沟内埋入氧化硅膜4形成的器件隔离沟5构成。埋入到器件隔离沟5内的氧化硅膜4，其表面已平坦化为使得变成为与有源区域L大体上同一高度。用器件隔离沟5构成的器件隔离区域，由于在有源区域的端部不存在鸟喙(bird’s beak)，故与用LOCOS法(选择氧化法)形成的同一尺寸的器件隔离区域(场氧化膜)比，可以加大有源区域L的有效面积。
在上述每一个有源区域L上，都在X方向上相邻地形成相互共有源、漏的一方的2个存储单元选择用MISFET Qs。存储单元选择用MISFET Qs主要由栅极氧化膜6、栅极电极7和构成源、漏的一对n型半导体区域8、8构成。
如图2和图3所示，存储单元选择用MISFET Qs的栅极电极7，与字线WL构成一体，用同一的宽度同一的间隔沿Y方向笔直地(直线地)延伸到存储单元的端部。该栅极电极7(字线WL)的宽度，就是说栅极长度用可以抑制存储单元选择用MISFET Qs的短沟效应，且可以使阈值电压确保在恒定值以上的尺寸(例如0.24微米)构成。此外，相邻的2条栅极电极7(字线WL)的间隔用光刻技术的析象界限决定的最小尺寸(例如0.22微米)构成，变得比栅极电极7(字线WL)的栅极长度还短。在用这样的简单的直线图形构成栅极电极7(字线WL)的情况下，即便是使其间隔微细化到光刻技术的析象界限为止也可以确保良好的尺寸精度。
上述栅极电极7(字线WL)例如由掺有P(磷)等的n型杂质的低电阻多晶硅膜及其上部通过TiN膜叠层了W(钨)膜的多层构造(多金属构造)构成。在用低电阻金属(W)构成栅极电极5(字线WL)的一部分的情况下，由于可以使其表面电阻减小到2Ω/□左右，故可以减小字线延迟。此外，即便是不用低电阻的金属布线对栅极电极5(字线WL)进行背敷也可以减小字线延迟，故可以减少1层在存储单元的上部形成的布线层的层数。
上述栅极电极7(字线WL)的上部被氮化硅膜9覆盖，在该氮化硅膜9和栅极电极7(字线WL)的侧壁和器件隔离沟5的表面上，形成有氮化硅膜10。在覆盖栅极电极7(字线WL)的氮化硅膜9的上部形成有2层氧化硅膜11、12，上层的氧化硅膜12已被平坦化为使得其表面在整个半导体衬底1的整个区域上变成为大体上同一高度。
在构成存储单元选择用MISFET Qs的源、漏的一对n型半导体区域8的上部，贯通氧化硅膜11、12和栅极氧化膜6形成有达到n型半导体区域的接触孔13、14。在这些接触孔13、14的内部，埋入由掺入了n型杂质(例如P(磷))的低电阻多晶硅膜构成的栓塞(导体层)15。
上述接触孔13、14和栓塞(导体层)15对于栅极电极7(字线WL)自对准地形成。就是说，接触孔13、14的底部的X方向的直径变成为与相邻的2条栅极电极7(字线WL)的一方的侧壁的氮化硅膜10和另一方的侧壁的氮化硅膜10之间的间隔相等的尺寸。氮化硅膜10的X方向的膜厚，必须至少作成为可以防止接触孔13、14内的栓塞(导体层)15与栅极电极7(字线WL)之间的反向漏泄电流的膜厚(例如0.05微米)。因此，在把栅极电极7(字线WL)的间隔作成为光刻技术的析象界限的尺寸(0.22微米)的情况下，接触孔13、14的底部的X方向的直径，顶多变成为析象界限以下的0.12(＝0.22-(0.05×2))微米。另外，接触孔13、14的上端部分的X方向的直径约为0.24微米。这样一来，在对于栅极电极7(字线WL)自对准地形成接触孔13、14的情况下，即便是在使栅极电极7(字线WL)的间隔微细化到光刻技术的析象界限为止的情况下，也可以确实地防止接触孔13、14和栅极电极7(字线WL)之间的短路。换句话说，由于可以对于栅极电极7(字线WL)自对准地形成接触孔13、14和栓塞(导体层)15，故可以使字线WL的间隔变成为由光刻技术的析象界限决定的最小尺寸。
在上述接触孔13、14之内，接触孔14的Y方向的直径与有源区域L的Y方向的尺寸是相同(0.24微米)的。对此，另外一方的接触孔(借助于2个存储单元选择用MISFET Qs共有的n型半导体区域8上边的接触孔)13的Y方向的直径，则比有源区域L的Y方向的尺寸(0.24微米)大(例如0.48微米)。就是说，接触孔13用Y方向的直径比X方向的直径(上端部的)大的大致为长方形的平面图形构成，其一部分脱离开有源区域L一直延伸到器件隔离沟5的上部。
在形成了上述接触孔13、14的氧化硅膜12的上部形成氧化硅膜16，再在其上部形成位线BL。如图2和图3所示，位线BL配置在器件隔离沟5的上部，用同一宽度同一间隔沿X方向笔直地(直线性地)一直延伸到存储阵列的端部。相邻的2条位线的间距与存储单元Y方向的尺寸(0.46微米)是相同的。
位线BL，为了尽可能地减少在相邻的位线之间形成的寄生电容以改善信息的读出和写入速度，使其间隔比其宽度还长。就是说，位线BL可以采用减小其宽度来展宽与相邻的位线BL之间的间隔的办法减小其寄生电容。位线BL的间隔为例如0.32微米。在这种情况下，位线BL的宽度将变成为由比光刻技术的析象界限决定的最小尺寸还微细的0.14微米(＝0.46-0.32)。在用简单的直线图形构成位线BL的情况下，即便是微细化到光刻技术的析象界限也可以确保良好的尺寸精度。此外，采用使位线BL的间隔比其宽度还长的办法，即便是在存储单元尺寸缩小的情况下，也可以确保后边要讲的配置在位线BL间与栅极电极7间之间的交点上的贯通孔(连接信息存储用电容元件C和接触孔14的贯通孔)21的开孔余量。
上述位线BL，例如用在TiN膜的上部淀积W膜的多层构造构成。在由低电阻的金属(W)构成位线BL的一部分的情况下，由于其表面电阻可以降低到2Ω/□左右，故可以高速地进行信息的读出和写入。此外，由于可以在形成位线BL的工序中同时形成DRAM的外围电路的布线，故可以简化DRAM的制造工序。再有，在用耐电迁移性大的材料(W、TiN)构成位线BL的情况下，即便是使位线BL的宽度微细化到光刻技术的析象界限以下，也可以降低断线不合格率。
上述位线BL，通过在氧化硅膜16上形成的贯通孔17与上述接触孔13内的栓塞(导体层)15电连，此外还通过该栓塞(导体层)15与借助于2个存储单元选择用MISFET Qs而共有的n型半导体区域8(源、漏的一方)电连。用来连接位线BL和接触孔13内的栓塞(导体层)15的贯通孔17形成于配置在器件隔离沟5的上部的位线BL的正下边，用比位线BL的宽度还大的直径构成。这样一来，采用使接触孔13的Y方向的直径比X方向的直径大且使之一直延伸到器件隔离沟5的上部的办法，则即便是不在一部分处使位线BL的宽度变粗且一直延伸到有源区域L的上部，或者不使有源区域L的一部分向位线BL方向弯曲，也可以使位线BL和n型半导体区域8电连。
上述位线BL的上部用氧化硅膜18、19覆盖起来，其上部再用氮化硅膜20覆盖起来。氧化硅膜19的表面已被平坦化为使得在半导体衬底1的整个区域上大体上变成同一高度。在氮化硅膜20的上部，形成有信息存储用电容元件C。信息存储用电容元件C用从下层开始依次叠层下部电极(存储电极)22、电容绝缘膜23和上部电极(极板电极)24的堆叠构造构成。下部电极22和上部电极24，用例如掺有P(磷)的低电阻多晶硅膜构成，电容绝缘膜23，用例如Ta2O5(氧化钽)等的高电介质膜构成。
如图2和图3所示，信息存储用电容元件C的下部电极22用沿图的X方向笔直地延伸的细长的图形构成，其尺寸例如X方向为0.77微米Y方向为0.31微米。此外，相邻的下部电极22彼此间的间隔例如X方向Y方向都为0.15微米。在用这样的简单的直线图形构成下部电极22的情况下，由于即便是微细化到光刻技术的析象界限也不会产生析象困难的微细的图形，故仍可以确保良好的尺寸精度。
信息存储用电容元件C的下部电极22，通过贯通氮化硅膜20、氧化硅膜19、18及其下层的氧化硅膜16形成的贯通孔21与上述接触孔14内的栓塞(导体层)15电连，还通过该栓塞(导体层)15与存储单元选择用MISFET Qs的源、漏的另一方电连。连接下部电极22和接触孔14内的栓塞(导体层)15的贯通孔21，由于配置在位线BL和位线BL之间，故贯通孔21的开孔面积受位线BL的间隔限制。如上所述，在用同一宽度同一间隔沿X方向笔直地延伸且其间隔比其宽度还大的情况下，由于即便是缩小存储单元尺寸也可以确保贯通孔21的开孔余量，故可以确实地防止贯通孔21内的下部电极22和位线BL之间的短路。
在上述信息存储用电容元件C的上部形成层间绝缘膜，再在其上部形成1～2层的金属布线，但图中未画出它们来。
其次，用图5～图30按工序顺序说明上述那样地构成的存储单元的制造方法的一个例子。另外，在以下的说明中所示的离子注入的条件或热处理温度等的数值是例示性的数值，不是用来对本发明进行限定的数值。
首先，如图5所示，在加热处理p型半导体衬底1并在其表面上形成了氧化硅膜30之后，在该氧化硅膜30上边用CVD(ChemicalVapor Deposition，化学汽相淀积)法淀积氮化硅膜31。其次，在氮化硅膜31上边，形成覆盖有源区域，且对器件隔离区域进行开孔的光刻胶膜32，并以该光刻胶膜32为掩模使氮化硅膜31图形化。
其次，在除去了光刻胶膜32之后，如图6所示，以氮化硅膜31为掩模对氧化硅膜30和半导体衬底1进行刻蚀，在半导体衬底1上形成深度约300～400nm的沟5a。
其次，如图7和图8所示，在半导体衬底1上边用CVD法淀积氧化硅膜4，采用对该氧化硅膜4施行大约1000℃的热处理进行烧结后，用化学机械研磨(Chemical Mechanical Polling；CMP)法进行研磨使在沟5a内剩下该氧化硅膜4的办法，形成器件隔离沟5和有源区域L。
其次，用使用热磷酸的湿法刻蚀法除去了有源区域L的半导体衬底1上边剩下的氮化硅膜31之后，如图9所示，在半导体衬底1上形成n型半导体区域3，接着在该n型半导体区域3的浅的部分上形成p型阱2。n型半导体区域3，在用加速能量500～1000keV，剂量约1×1012atom/cm2的条件下，向半导体衬底1离子注入P(磷)之后，用约1000℃的热处理使P(磷)激活的办法形成。n型半导体区域3，在多个存储单元的下部连续地形成。此外，p型阱2在加速能量200～300keV，剂量约1×1013atom/cm2的每件下，向n型半导体区域3中离子注入B(硼)之后，用约950℃的热处理使B(硼)激活的办法形成。与此同时，在加速能量约40keV，剂量约2×1012atom/cm2的条件下，离子注入用来调整存储单元选择用MISFETQs的阈值电压的杂质(例如BF2(氟化硼))。
其次，在用湿洗法清洗除去了有源区域L的表面的氧化硅膜30之后，如图10和图11所示，在有源区域L的p型阱2的表面上形成存储单元选择用MISFET Qs的栅极氧化膜6，再在其上部形成栅极电极7(字线WL)。栅极氧化膜6用对p型阱2的表面在800～900℃进行湿法氧化的办法形成。栅极电极7(字线WL)用下述方法形成在用CVD法在半导体衬底1上边淀积掺P(磷)的多晶硅膜33，在其上部用溅射法淀积TiN膜34和W膜35，再在其上部CVD法淀积氧化硅膜9之后，用以光刻胶膜为掩模的刻蚀法使这些膜图形化。如上所述，栅极电极7(字线WL)用同一宽度(0.24微米)同一间隔(0.22微米)形成为使得沿Y方向笔直地一直延伸到存储阵列的端部。
其次，如图12所示，在有源区域L的p型阱2内形成n型半导体区域8(源、漏)以形成存储单元选择用MISFET Qs之后，在该存储单元选择用MISFET Qs的上部，用CVD法淀积氮化硅膜10和2层氧化硅膜11、12。n型半导体区域8，在加速能量约30keV，剂量约1×1014atom/cm2的条件下，向p型阱2中离子注入P(磷)之后，用约900℃的热处理使P(磷)激活的办法形成。上层的氧化硅膜12用化学机械研磨法进行平坦化使得其表面在半导体衬底1的整个区域上都变成为大体上相同的高度。
其次，如图13所示，用以光刻胶膜36为掩模的刻蚀法除去存储单元选择用MISFET Qs的n型半导体区域8(源、漏)的上部的氧化硅膜11、12。该刻蚀在氧化硅膜11、12的刻蚀率对氮化硅膜10的来说变大的条件下进行，以便不除去n型半导体区域8和器件隔离沟5的上部的氮化硅膜10。
其次，如图14和图15所示，采用用以光刻胶膜36为掩模的刻蚀法除去存储单元选择用MISFET Qs的n型半导体区域8(源、漏)的上部的氮化硅膜10和栅极氧化膜6的办法，在源、漏的一方的上部形成接触孔13，在另一方的上部形成接触孔14。如上所述，接触孔13用Y方向的直径比X方向的直径大的大致为长方形的图形形成，接触孔14则用Y方向的直径与X方向的直径大体上相等的图形形成。该刻蚀在氮化硅膜10的刻蚀速率变得比氧化硅膜(栅极氧化膜6和器件隔离沟5内的氧化硅膜4)大的条件下进行，使得n型半导体区域8或器件隔离沟5不至于被削去得深。此外，该刻蚀氮化硅膜10被进行各向异性刻蚀的条件下进行，以便在栅极电极7(字线WL)的侧壁上留下氮化硅膜10。借助于此，可以对于栅极电极7(字线WL)的侧壁的氮化硅膜10自对准地形成接触孔13、14。要想对于氮化硅膜10自对准地形成接触孔13、14，可以预先对氮化硅膜10进行各向异性刻蚀，在栅极电极7(字线WL)的侧壁上形成侧壁隔板(side wall spacer)。
其次，在除去了光刻胶膜36之后，如图16所示，在接触孔13、14的内部形成栓塞(导体层)15。栓塞(导体层)15，采用用CVD法在氧化硅膜12的上部淀积掺n型杂质(例如P(磷))的多晶硅膜，然后，用化学机械研磨法研磨该多晶硅膜并在接触孔13、14内留下多晶硅膜的办法形成。构成栓塞(导体层)15的多晶硅膜中的n型杂质，借助于之后的热处理，从接触孔13、14的底部向n型半导体区域(源、漏)中扩散，使n型半导体区域低电阻化。
其次，如图17和图18所示，在氧化硅膜12的上部用CVD法淀积了氧化硅膜16之后，采用以光刻胶膜37为掩模对氧化硅膜16进行刻蚀的办法，在接触孔13的上部形成贯通孔17。如上所述，贯通孔17在偏离开有源区域L的器件隔离沟5的上部形成。也可以向该贯通孔17的内部埋入多晶硅膜W膜等的由导电膜构成的栓塞。
其次，在除去了光刻胶膜37后，如图19和图20所示，在氧化硅膜12的上部形成位线BL，并通过上述贯通孔17使位线BL和接触孔13电连。位线BL用下述方法形成用溅射法向氧化硅膜12的上部淀积TiN膜和W膜，接着用以光刻胶膜为掩模的刻蚀使这些膜图形化。如上所述，位线BL，用同一宽度(0.14微米)同一间隔(0.32微米)形成为使得沿X方向笔直地延伸。
其次，如图21所示，用CVD法向位线BL的上部淀积氧化硅膜18、19和氮化硅膜20。氧化硅膜19用化学机械研磨法进行平坦化使得其表面在半导体衬底1的整个区域上都变成为大体上相同的高度。
其次，如图2所示，在用CVD法向氮化硅膜20的上部淀积氧化硅膜38和掺P(磷)多晶硅膜39之后，用以光刻胶膜40为掩模的刻蚀法，在上述接触孔14的上部的多晶硅膜39上形成开孔25。该开孔25用由光刻技术的析象界限决定的最小尺寸形成。
其次，如图23所示，在上述开孔25的侧壁上形成由多晶硅构成的侧壁隔板41。侧壁隔板41是为了确保在后边的工序中在开孔25的下部形成的贯通孔21的开孔余量，以防止位线BL与贯通孔21内的下部电极22之间的短路而形成的。侧壁隔板41用下述方法形成用CVD法向多晶硅膜39的上部淀积掺P(磷)的多晶硅膜，接着用各向异性刻蚀对该多晶硅膜进行加工。
其次，如图24和图25所示，采用以上述多晶硅膜39和侧壁隔板41为掩模，依次对开孔25的下部的氧化硅膜38、氮化硅膜20、氧化硅膜19、18、16进行刻蚀的办法，在接触孔14的上部形成贯通孔21。采用在开孔25的侧壁上形成侧壁隔板41的办法，使该贯通孔21的直径变成为比开孔25的直径，就是说，比由光刻技术的析象界限决定的最小尺寸还微细。
其次，如图26所示，在用CVD法向多晶硅膜39的上部和贯通孔21的内部淀积了掺n型杂质(例如P(磷))的多晶硅膜42之后，用CVD法向该多晶硅膜42的上部淀积氧化硅膜43。
其次，如图27所示，在用以光刻胶膜为掩模的刻蚀法用各向异性刻蚀法除去了贯通孔21的上部以外的氧化硅膜43后，用CVD法向氧化硅膜43的上部和包括侧壁在内的多晶硅膜42的上部淀积掺P(磷)的多晶硅膜44。
其次，如图28所示，用各向异性刻蚀对多晶硅膜44、42、39进行加工，在氧化硅膜43的侧壁上剩下多晶硅膜44，在氧化硅膜43的下部剩下多晶硅膜42、39。
其次，如图29所示，采用用湿法刻蚀除去氧化硅膜43和氧化硅膜38的办法，形成信息存储用电容元件C的下部电极22。该刻蚀在氧化硅膜43、38对氮化硅膜20的刻蚀速率变大的条件下进行，以便不会刻蚀氮化硅膜20的下层的氧化硅膜19。
其次，如图30所示，采用用CVD法向下部电极22的表面上淀积Ti2O5(氧化钽)等的高电介质膜的办法，形成信息存储用电容元件C的电容绝缘膜23。然后，向电容绝缘膜23的上部淀积掺P(磷)的多晶硅膜，形成信息存储用电容元件C的上部电极24，以完成上述图2～图4所示的DRAM的存储单元。
实施例2存储单元选择用MISFET Qs的n型半导体区域8和位线BL之间的连接，也可以用下边的方法进行。
首先，依照上述实施例1的图2～图5所示的工序，在形成存储单元选择用MISFET Qs的上部淀积氮化硅膜10和氧化硅膜11、12之后，如图31和图32所示，用以光刻胶膜45为掩模的刻蚀法，在存储单元选择用MISFET Qs的n型半导体区域8(源、漏的一方)的上部形成贯通孔46。该贯通孔46，虽然与上述实施例1的接触孔13一样，用Y方向的直径比X方向的直径还大的大致上为长方形的图形形成，但是，其底部形成得浅，使得位于比栅极电极7(字线WL)还往上的上方。
其次，在除去了上述光刻胶膜45之后，如图33和图34所示，用以第2光刻胶膜47为掩模的刻蚀法，在存储单元选择用MISFETQs的源、漏一方的上部形成接触孔48，在另一方的上部形成接触孔49。接触孔48、49不论哪一方都用Y方向的直径和X方向的直径变得大体上相同的图形形成。此外，接触孔48、49，与在实施例1中形成接触孔13、14时一样，用氮化硅膜10作为刻蚀阻挡层使用2步刻蚀处理，以便把n型半导体区域8或器件隔离沟5削得不深。
其次，如图35所示，在除去了上述光刻胶膜47之后，用与上述实施例1同样的方法，在贯通孔46和接触孔48、49的内部形成栓塞(导体层)15。
其次，如图36所示，在用与上述实施例1同样的方法在氧化硅膜12的上部形成氧化硅膜16，并对氧化硅膜16进行刻蚀形成了贯通孔17之后，在氧化硅膜16的上部形成位线BL。也可以向贯通孔17的内部埋入由多晶硅膜或W膜等的导电膜构成的栓塞。之后的工序与上述实施例1相同。
倘采用上边说过的实施例的制造方法，由于在栅极电极7(字线WL)的上方形成Y方向的直径比X方向的直径大的贯通孔46，在该贯通孔46的下部形成Y方向的直径与X方向的直径大体上相等的接触孔48，故埋入到接触孔48中去的栓塞(导体层)15和栅极电极7(字线WL)的侧壁相向的面积变成为比上述实施例1的相应面积还小。因此，可以减小在栓塞(导体层)15和栅极电极7(字线WL)之间形成的寄生电容，与此减小的量相对应，可以减小字线延迟。
实施例3连接在存储单元选择用MISFET Qs的n型半导体区域8的上部形成的贯通孔14和信息存储用电容元件C的下部电极22的贯通孔，也可以对于位线BL自对准地形成。
在这种情况下，首先，如图37(示出了存储单元的一部分的半导体衬底的概略平面图)和图38(左侧是沿图37的A-A’向的剖面图，右侧是沿图37的C-C’线的剖面图)所示，在用与上述实施例1相同的方法，在存储单元选择用MISFET Qs的源、漏的上部，形成大致上为长方形的接触孔13和大致上为正方形的接触孔14，接着，在它们的内部形成了栓塞(导体层)15后，对淀积在接触孔13、14的上部的氧化硅膜12进行刻蚀，在脱离开有源区域L的器件隔离沟5的上部形成贯通孔17。
接着，在氧化硅膜12的上部形成位线BL，并通过贯通孔17使位线BL和接触孔13内的栓塞(导体层)15电连。位线BL用下述方法形成用溅射法向氧化硅膜12的上部淀积TiN膜和W膜，接着用CVD法向W膜的上部淀积氮化硅膜50，之后，用以光刻胶膜为掩模的刻蚀法使这些膜图形化。位线BL，用同一宽度同一间隔形成为沿X方向笔直地延伸。
上述位线BL，为了尽可能地减小在相邻的位线BL间形成的寄生电容改善信息的读出速度和写入速度，要作成为使其间隔比其宽度还长。位线BL的间隔，假设为0.24微米。这时，如果假设相邻的2条位线BL的间距，就是说假设存储单元的Y方向的尺寸为0.46微米，则位线BL的宽度将变成为与由光刻技术的析象界限决定的最小尺寸同等程度的0.22微米(＝0.46-0.24)。
其次，如图39所示，在位线BL的侧壁上形成了由氮化硅膜构成的侧壁隔板51之后，用CVD法向位线BL的上部依次淀积氧化硅膜19、氮化硅膜20和氧化硅膜38。侧壁隔板51用各向异性刻蚀法对用CVD法淀积在位线BL的上部的氮化硅膜进行加工的办法形成。氧化硅膜38用化学机械研磨法进行平坦化使得其表面在半导体衬底1的整个区域上都变成为大体上相同的高度。
其次，如图40所示，用以光刻胶膜52为掩模的刻蚀法，对上述接触孔14的上部的氧化硅膜38进行刻蚀。该刻蚀在氧化硅膜38对氮化硅膜20的刻蚀速率变大的条件下进行，以便不会除去氮化硅膜20。
其次，如图41所示，在用上述以光刻胶膜52为掩模的刻蚀法除去了氮化硅膜20之后，采用在对于由位线BL的上部的氮化硅膜50和侧壁氮化硅膜构成的侧壁隔板51的刻蚀速率减小的条件下刻蚀氧化硅膜19和氧化硅膜16的办法，对于位线BL自对准地形成接触孔14的上部的贯通孔53。
然后，如图42所示，用与实施例1相同的方法在贯通孔53的上部，形成由下部电极(存储电极)22、电容绝缘膜23和上部电极(极板电极)24构成的堆叠构造的信息存储用电容元件C。
以上，根据发明的实施例对本发明者的发明具体地进行了说明，但是，本发明并不受限于上述实施例，在不偏离其要旨的范围内，不言而喻，还可以有种种的变更。
工业上利用的可能性如上所述，倘采用本发明的半导体集成电路装置的制造方法，则由于可以确保光刻胶膜的析象余量和尺寸精度，此外，还可以减小布局的限制，故可以同时缩小栅极电极(字线)的间距和位线的间距，可以缩小DRAM的存储单元尺寸以实现高集成化。此外，由于可以缩小形成DRAM的半导体芯片的面积，故可以提高DRAM的制造成品率。
权利要求
1.一种半导体集成电路装置，该装置具有由具备配置在沿半导体衬底的主面的第1方向延伸的多条字线和沿与上述第1方向垂直的第2方向延伸的多条位线的交点上，且与上述字线构成为一体的栅电极的存储单元选择用MISFET和与之串联连接的信息存储用电容元件构成的DRAM存储单元，其特征是上述多条字线，沿上述半导体衬底的主面的第1方向用同一宽度直线延伸，而相邻的字线彼此间的间隔比上述宽度小。
2.权利要求1所述的半导体集成电路装置，其特征是上述相邻的栅极电极彼此间的间隔，用由光刻技术的析象界限决定的最小尺寸构成。
3.权利要求1所述的半导体集成电路装置，其特征是上述字线和与之构成为一体的上述存储单元选择用MISFET的栅极电极，用至少在一部分内含有金属膜的导电膜构成。
4.权利要求1所述的半导体集成电路装置，其特征是形成上述存储单元选择用MISFET的有源区域，由沿上述半导体衬底的主面的第2方向延伸的、周围被器件隔离区域围起来的岛状图形构成。
5.权利要求4所述的半导体集成电路装置，其特征是把上述有源区域围起来的器件隔离区域，用向在上述半导体衬底的主面上开孔后的沟内埋入绝缘膜形成的器件隔离沟构成。
6.权利要求1所述的半导体集成电路装置，其特征是上述位线通过绝缘膜形成于上述存储单元选择用MISFET的上方，对上述存储单元选择用MISFET的源、漏的一方和上述位线进行电连的接触孔，相对上述存储单元选择用MISFET的栅极电极自对准地形成。
7.权利要求1所述的半导体集成电路装置，其特征是上述信息存储用电容元件通过绝缘膜形成于上述存储单元选择用MISFET的上方，对上述存储单元选择用MISFET的源、漏的另一方和上述信息存储用电容元件的一方的电极进行电连的接触孔，对于上述存储单元选择用MISFET的栅极电极自对准地形成。
8.一种半导体集成电路装置，该装置具有由具备配置在沿半导体衬底的主面的第1方向延伸的多条字线和沿与上述第1方向垂直的第2方向延伸的多条位线的交点上，且与上述字线构成为一体的栅电极的存储单元选择用MISFET和与之串联连接的信息存储用电容元件构成的DRAM存储单元，其特征是上述位线沿上述半导体衬底的主面的第2方向用同一宽度直线性地延伸，相邻的位线彼此间的间隔比上述宽度宽。
9.权利要求8所述的半导体集成电路装置，其特征是上述位线的宽度用由光刻技术的析象界限决定的最小尺寸以下的尺寸构成。
10.权利要求8所述的半导体集成电路装置，其特征是上述位线由至少在一部分内含有金属膜的导电膜构成。
11.一种半导体集成电路装置，具有由具备配置在沿半导体衬底的主面的第1方向延伸的多条字线和沿与上述第1方向垂直的第2方向延伸的多条位线的交点上，且与上述字线构成为一体的栅电极的存储单元选择用MISFET和与之串联连接的信息存储用电容元件构成的DRAM存储单元，其特征是形成上述存储单元选择用MISFET的有源区域，由沿上述半导体衬底的主面的第2方向延伸的、周围被器件隔离区域围起来的岛状图形构成，上述多条字线沿上述半导体衬底的主面的第1方向用同一宽度和同一间隔延伸，通过第1绝缘膜在上述器件隔离区域的上部形成的上述位线，沿上述半导体衬底的主面的第2方向用同一宽度和同一间隔延伸，电连在上述有源区域上形成的上述存储单元选择用MISFET的源、漏的一方和在上述器件隔离区域的上部形成的上述位线的第1接触孔，第1方向的直径比第2方向的直径大，其一部分延伸到上述器件隔离区域的上边。
12.权利要求11所述的半导体集成电路装置，其特征是向上述第1接触孔的内部埋入掺有与上述存储单元选择用MISFET的源、漏同一导电类型的杂质的多晶硅膜。
13.权利要求11所述的半导体集成电路装置，其特征是上述位线和上述存储单元选择用MISFET的源、漏的一方，通过存在于上述位线和上述第1绝缘膜之间的第2绝缘膜上形成的第1贯通孔进行电连。
14.权利要求13所述的半导体集成电路装置，其特征是上述位线的宽度比上述第1贯通孔的直径小。
15.权利要求11所述的半导体集成电路装置，其特征是上述第1接触孔由第1方向的直径比第2方向的直径大，且其一部分延伸到上述器件隔离区域上边的第1区域，和在上述第1区域的下部形成，且第1方向的直径与第2方向的直径大体上相等的第2区域构成，上述第1区域在上述存储单元选择用MISFET的上方形成。
16.权利要求11所述的半导体集成电路装置，其特征是上述信息存储用电容元件通过第3绝缘膜形成于上述位线的上方，并通过在上述第3绝缘膜上形成的第2贯通孔，和在上述第2贯通孔的下部的上述第1绝缘膜上形成的第2接触孔，与上述存储单元选择用MISFET的源、漏的另一方电连。
17.权利要求16所述的半导体集成电路装置，其特征是向上述第2接触孔的内部埋入掺有与上述存储单元选择用MISFET的源、漏同一导电类型的杂质的多晶硅膜。
18.权利要求16所述的半导体集成电路装置，其特征是上述第2贯通孔配置在相邻的上述位线之间，且对于上述位线自对准地形成。
19.一种具备多个使具有源极、漏极和栅极电极的存储单元选择用MISFET和具有第1电极、电介质薄膜和第2电极的信息存储用电容元件串联连接的存储单元的半导体集成电路装置，其特征是具备第1、第2和第3字线，各个字线在半导体衬底的主面上边的第1方向上延伸，且各个字线的一部分构成上述存储单元选择用MISFET的栅极电极；第1和第2位线，各个位线在与上述半导体衬底的主面上边的上述第1方向垂直的第2方向上延伸，且相邻地配置，其构成为上述第1、第2和第3字线的宽度大体上相等，上述第1字线和与之相邻的上述第2字线的间隔与上述第2字线和与之相邻的上述第3字线的间隔大体上相等且每个都比上述宽度小，上述第1和第2位线，宽度大体上相等，而且彼此间的间隔比上述宽度大。
20.权利要求19所述的半导体集成电路装置，其特征是还具备第1导体层，用来连接上述存储单元选择用MISFET的上述源、漏的一方和上述第1位线，且位于上述第1字线与上述第2字线之间；第2导体层，用来对上述存储单元选择用MISFET的上述源、漏的另一方和上述信息存储用电容元件的上述第1电极进行连接，且位于上述第2字线和上述第3字线之间，上述存储单元选择用MISFET的上述源、漏的一方和上述第1导体层对于上述第1字线和上述第2字线自对准地进行连接，上述存储单元选择用MISFET的上述源、漏的另一方与上述第2导体层对于上述第2字线和上述第3字线自对准地进行连接。
21.一种半导体集成电路装置的制造方法，该装置具有配置在沿半导体衬底的主面的第1方向延伸的多条字线和沿与上述第1方向垂直的第2方向延伸的多条位线的交点上，且与上述字线构成为一体的栅极电极的存储单元选择用MISFET和与之串联连接的信息存储用电容元件构成的DRAM存储单元，其特征是具备下述工序(a)在第1导电类型的半导体衬底的主面上形成器件隔离区域和周围被上述器件隔离区域围起来且用沿上述半导体衬底的主面的第2方向延伸的岛状图形构成的有源区域的工序；(b)采用使在上述半导体衬底的主面上边形成的第1导电膜图形化的办法，形成在上述半导体衬底的第1主面上延伸，且其间隔比其宽度狭窄的字线的工序；(c)采用向上述半导体衬底的主面内导入第2导电类型杂质的办法，形成上述存储单元选择用MISFET的源、漏的工序。
22.权利要求21所述的半导体集成电路装置的制造方法，其特征是用由光刻技术的析象界限决定的最小尺寸形成上述栅极电极的间隔。
23.权利要求21所述的半导体集成电路装置的制造方法，其特征是在上述(c)工序之后，还具备下述工序(d)在上述存储单元选择用MISFET的上部形成第1绝缘膜，接着在上述第1绝缘膜的上部形成刻蚀速率与上述第1绝缘膜不同的第2绝缘膜的工序；(e)采用在上述第2绝缘膜对上述第1绝缘膜的刻蚀速率变大的条件下，对上述存储单元选择用MISFET的源、漏的上部的上述第2绝缘膜进行了刻蚀后，对上述存储单元选择用MISFET的源、漏的上部的上述第1绝缘膜进行刻蚀的办法，在上述源、漏的一方的上部，对于上述栅极电极自对准地形成在第1方向上直径比第2方向的直径大，且其一部分延伸到上述器件隔离区域上的第1接触孔，在另一方的上部，对于上述栅极电极自对准地形成第1方向的直径与第2方向的直径大体上相等的第2接触孔的工序；(f)在把导电膜埋入到上述第1接触孔和上述第2接触孔内之后，在上述第2绝缘膜的上部形成第3绝缘膜，接着在延伸到上述第1接触孔的上述器件隔离区域上的区域上边的第3绝缘膜上形成第1贯通孔的工序；(g)采用使在上述第3绝缘膜的上部形成的第2导电膜图形化的办法，形成沿上述半导体衬底的主面的第2方向用同一宽度延伸，且彼此间的间隔比上述宽度还宽的位线，并通过在上述第3绝缘膜上形成的上述第1贯通孔使上述位线与上述第1接触孔电连的工序。
24.权利要求23所述的半导体集成电路装置的制造方法，其特征是用由光刻技术的析象界限决定的最小尺寸以下的尺寸形成上述位线的宽度。
25.权利要求23所述的半导体集成电路装置的制造方法，其特征是在上述(g)工序之后，还具备下述工序(h)在上述位线的上部形成第4绝缘膜，接着在上述第4绝缘膜的上部形成刻蚀速率与上述第4绝缘膜不同的第5绝缘膜的工序；(i)采用在上述第5绝缘膜对上述第4绝缘膜的刻蚀速率变大的条件下，对上述第2接触孔的上部的上述第5绝缘膜进行刻蚀之后，对上述第2接触孔的上部的上述第4绝缘膜进行刻蚀的办法，在上述第2接触孔的上部对于上述位线自对准地形成第2贯通孔的工序；(j)采用使在上述第5绝缘膜的上部形成的第3绝缘膜图形化的办法，形成通过上述第2贯通孔与上述第2接触孔电连的信息存储用电容元件的下部电极的工序。
全文摘要
一种具有在每一个中都形成有构成存储单元的存储单元选择用MISFET(Qs)且由在半导体衬底(1)的主面的X方向上直线延伸的岛状的图形构成的有源区域(L)的DRAM,存储单元选择用MISFET(Qs)具有用恒定的宽度在半导体衬底(1)的主面的Y方向上延伸的栅极电极(7)(字线WL)。相邻的栅极电极(7)(字线WL)之间的间隔比栅极电极(7)的宽度窄。在每一存储单元选择用MISFET(Qs)上边形成的位线(BL)用恒定的宽度在半导体衬底(1)的主面的X方向上延伸。相邻的位线(BL)彼此间的间隔比位线的宽度宽。
文档编号H01L27/108GK1261461SQ98806444
公开日2000年7月26日 申请日期1998年6月18日 优先权日1997年6月20日
发明者吉田诚, 熊内隆宏, 只木芳隆, 浅野勇, 长谷川升雄, 川北惠三 申请人:株式会社日立制作所