专利名称：半导体集成电路器件和排列功能单元的方法
技术领域：
本发明涉及半导体集成电路器件和排列功能单元的方法，尤其涉及配置有CML(电流型逻辑)构成的超高速操作逻辑电路门阵列这样的半导体集成电路器件和排列功能单元的方法。
在上述类型的半导体集成电路器件中，例如时序设计，在超过600MHZ的超高频数字信号处理过程中，不能忽略金属布线线路或图形的阻抗。
处理超高频数字信号的逻辑电路的代表是CML(电流型逻辑)，在这种情况下，此CML由差分放大器构成。根据这样的结构，输入、输出与正、负(或反向)相补偿信号相接，该相位与与差分放大器的输入和输出相对应。
在CML作为逻辑电路配置的门阵列中，存在着由正、负相信号之间的布线线路长度引起的阻抗差，该阻抗差作为功能单元之间的补偿信号。由于两个输出不平衡，因此很难最优运行时序设计。
在上述类型的常规半导体集成电路器件中，布线线路段在正、负相之间被接通，尤其对于临界信号通路，功能单元优先被强制事先排列，此外，适当地改变自动排列和布线处理后连接的布线路径。
并且功能单元的排列位置也被改变。因此，在常规半导体集成电路器件中实现了平衡排列。
在上述常规半导体集成电路器件和排列功能单元的方法中，在前一级功能单元的输出端和下一级功能单元的输入端之间，功能单元的位置不是总保持最小距离。
因此，阻抗差是由于CML的正、负相信号布线线路的长度互相不等而产生的。
在这种条件下，当两个信号之间的两段信号布线线路都被完成并达到平衡时，备用布线线路必须加到与较长布线线路段相应的较短布线线路上，在这种情况下，备用布线线路段引起较长的延迟，并且定时范围和功率都增大。
进一步说，仅在自动布线程序中完成正、负相信号布线线路段是不可能的。在上述时序设计中，当两个线段间的差值超出允许范围时，在自动布线过程之后，由人工改变布线线路通路和功能单元的排列位置。因此，需要长时间地集中进行时序检验。
结果，由于自动布线过程和校正功能单元的排列位置，不可避免地增加设计TAT(周转时间)。
因此，本发明的一个目的是提供一种半导体集成电路和排列功能单元方法，其不加备用布线线路来检验CML的正、负相信号布线线路之间的变化，就能够完成布线线路(图形)。
本发明的另一个目的是提供一种半导体集成电路器件和排列功能单元的方法，其不增加定时边界或功率就能够抑制设计TAT(周转时间)的增加。
在根据本发明的半导体集成电路器件和排列功能单元的方法中，把功能单元加工成十字型，为的是把器件排列成相对于功能单元中心点每旋转90°呈对称。
从而，在相同的坐标轴上，前一级功能单元的输出端对着下一级功能单元的输入端。
因此，这些功能单元能够按最小的距离布线，所以没有必要添加备用布线线路(图形)。结果，CML的各正、负相信号阻抗能够匹配，从而有效地克服了延迟、定时边界和功率的增加。
此外，由于在自动布线过程之前对功能单元适当地排列、在自动布线过程之后进行时序校验，因此没有必要调整布线线路的长度和校准排列。
图1A是常规CML功能单元的逻辑连接图；图1B是说明常规CML功能单元逻辑电路的电路图；图1C是常规CML功能单元的工作波形图；图2A是说明常规半导体集成电路器件的单元结构实例布局图；图2B是说明常规半导体集成电路器件的单元阵列结构实例的布局图；图3是说明常规集成电路器件中排列功能单元方法的流程图；图4是说明根据本发明第一实施例的半导体集成电路器件的单元结构布局图；图5是说明根据本发明第二实施例的半导体集成电路器件的单元结构布局图；图6是说明连接两个被自动布线的单元的输入、输出端各自位置的实例的布局图；图7是说明根据本发明第三实施例的半导体集成电路器件单元阵列结构的布局图；图8是说明在根据本发明第四实施例的半导体集成电路器件中，排列功能单元的操作方法实例的流程图；图9是说明图8中说明的功能单元排列方向调整细节的流程图；图10是说明图8中说明的功能单元移动细节的流程参考图1-3，为了更好地理解本发明，首先描述常规的半导体集成电路器件和排列功能单元的方法。
本说明书中的半导体集成电路器件和排列功能单元的方法，与绪论中提到的常规半导体集成电路器件和排列功能单元的方法是功能相同的。
如图1A和图1B所示，前一级功能单元401的正相输出经过布线线路(图形)W31送到下一级功能单元402的正相输入，同样，负(反相)相输出经过布线线路(图形)W41送到下一级功能单元402的负(反相)相输入。
参考图1B，功能单元401包括差分对管Q11和Q12、电流源晶体管Q13、晶体管Q11和Q12各自的负载电阻R11和R12以及晶体管Q13的射极电阻R14。
同样，功能单元402包括差分对管Q21和Q22、电流源晶体管Q23、晶体管Q21和Q22各自的负载电阻R21和R22以及晶体管Q23的射极电阻R24。
按照这种结构，在晶体管Q11的集电极和晶体管Q21的基极之间电阻R31是布线线路31的寄生电阻，而在晶体管Q12的集电极和晶体管Q22的基极之间电阻R41是布线线路41的寄生电阻。
此外，插接在晶体管Q21和Q22各自基极和地之间的电容C31和C41分别表示布线线路的寄生电容。
参考图1C，当寄生电阻R31、R41和寄生电容C31和C41分别相等时，正相波形S和负相波形SB在中心点P1相交。
然而，当正相一边的寄生电阻R31和寄生电容C31比负相一边的寄生电阻R41和寄生电容C41大时，该波形失去平衡，且两条波形在过P1点的P2点处相交，因此导致延时Tpd，如图1C所示。
在常规半导体集成电路器件中，布线线路段在正、负相之间完成，尤其对于临界信号通路，功能单元优先被预先强制排列。此外，在自动排列和布线处理之后连通的布线线路通路被适当地改变，并且功能单元的位置也被改变。因此，在常规半导体集成电路器件中实现平衡排列。
参考图2A，常规CML的单元501是矩形的，在这种场合下，构成CML电路的NPN晶体管11和电阻12按相同的方向排列。
此外，参考图2B，排列常规单元阵列510，使所有构成单元阵列510的功能单元511到514构成同方向的矩阵结构。
如图2B所示，功能单元511和功能单元512经过正相信号布线线路W51和负相信号布线线路W52按垂直方向排列成一行。
此外，功能单元513和功能单元514经过正相信号布线线路W53和负相信号布线线路W54按水平方向排列成一行。
如图2B所示，按水平方向排列的功能单元513下方的输出端不与功能单元514上面的输入端相对。因此，不可能按直线形式接通布线线路W53和布线线路W54，所以交叉迂回布线是必要的，而交叉迂回布线是造成布线线路长度差异的因素。
另一方面，功能单元511的输出端与功能单元512的输入端相对，因此，布线线路W51和W52能够按直线形式接通。
所以，参考图3将对自动排列和接通功能单元的常规方法做出描述。
首先，在步骤P1中，功能单元按单元阵列排列，功能单元根据电路连接信息302和自动布线数据库303在阵列中按相同方向排列。
其次，在步骤P2中，在被排列的功能单元之间连接输出端和输入端。
接着，在步骤P3中，各CML的正、负相的布线线路段被引出。因此在步骤P4中，两条布线线路段都被进行比较，结果，当两条线段都相等时，结束自动排列布线过程，并且此程序继续进行到下一步。
当两条线段不相等且两条线段的差值超出允许范围时，在步骤P5中由人工改变布线路径，并且在步骤P6中对正、负相信号布线线段再次进行比较。
对各信号路径进行比较，因此当两条线段长度相等时，结束自动排列布线过程并且程序继续进行到下一步。
在布线路径的改变中两条线段长度不相等时，再次改变所排列的功能单元的位置，接着，此过程再次返回步骤P4以确认所有信号布线线路。
在上述的半导体集成电路器件和排列功能单元方法中，在前一级功能单元输出端与下一级功能单元输入端之间的位置不是总保持最小的距离，因此，由于CML的正、负相信号布线线路的长度不等而产生阻抗差。
在这种条件下，当两信号之间的信号布线线路的长度达到平衡时，备用布线线路必须加到与较长布线线路段相应的较短的布线线路上。在这种情况下，备用布线线路段使延时变长，并且定时边界和功率也大大地增加。
此外，仅在自动布线过程中完成正、负相信号的布线线路段是不可能的，当两条线段之间的差值超出时序设计的允许范围时，在自动布线过程之后要由人工来改变功能单元的布线线路路径及排列位置。
因此，需要较长的时间集中进行时序校验。结果，功能单元的自动布线过程和排列位置的校验，使设计的TAT(周转时间)不可避免地增加。
考虑到以上提到的问题，本发明提供一种半导体集成电路器件和排列功能单元的方法，其不需要添加备用布线线路就能接通布线线路，以校验CML的正、负相信号布线线路间的变化。
下面参考图4对本发明的第一实施例做出描述。
本实施例的半导体集成电路器件的功能单元被排列成十字形。根据这个结构，构成CML器件的NPN晶体管11和电阻12排列在相对于功能单元1的中心点每旋转90°呈对称的位置上。
尤其四个晶体管，都是相对于功能单元1的中心点、按照一个晶体管占一个90°的位置来排列的。
此外，十六个电阻12都被排列在晶体管11外侧的、功能单元1的四条互成90°的外边上。因此，功能单元1构成一个十字型，晶体管11排列在十字型单元1的里边，电阻12放在上、下、左、右四边。
在这种场合下，功能单元的长度L1(单元长度)在垂直和水平方向上是相等的，此外，十字型突出部分的宽度D1大体上是突出部分长度D2的两倍。
下面按照图5，将对根据本发明第二实施例的半导体集成电路器件的功能单元做出描述。
与第一实施例一样，功能单元排列成十字型。按照这个结构，把构成CML器件的NPN型晶体管11和电阻12排列成相对于通过单元2中心点的X、Y轴线对称。
如图5所示，四个晶体管11都相对于单元的中心排列在X轴的左侧和右侧以及Y轴的上侧和下侧，此外，八个电阻12都排列在这四个晶体管的每个晶体管的两侧。
在这种状态下，功能单元L1(单元的长度)的长度在垂直和水平方向上相等，此外，十字型的突出部分的宽度D1大体上是突出部分长度D2的两倍。
参考图6，根据自动布线过程的布置位置，各输入端TI、TIB和各输出端TO、TOB一样，被排列在布线网格G的相同Y轴上。
接着参考图7，对根据本发明第三实施例的半导体集成电路器件的阵列结构实例做出描述。
图7中说明的半导体集成电路器件的单元阵列，由排列在芯片上的第一实施例的单元或第二实施例的单元构成的单元阵列所组成。在任意位置上排列的单元被确定为参考功能单元111，与参考功能单元111同样的单元，在阵列中沿X轴方向按与单元长度L1的相等间距排列，沿Y轴方向按单元长度L1的1.5倍间距排列。
此外，当含有功能单元111的阵列被确定为第一条线时，与功能单元111相邻的、在第二条阵列线上的功能单元确定为第二功能单元121。这里，第二功能单元121沿X-方向移动1/2单元长度，沿Y-方向移动3/4单元长度。
与参考功能单元121相同的单元，在阵列中沿X-方向按与单元长度L1相等的间距、沿Y-方向按单元长度L1的1.5倍的间距排列。
这里应该注意的是，第一条线的功能单元被顺序称作功能单元111、112、…，第二条线的功能单元被顺序称作功能单元121、122、…，第三条线的功能单元被顺序称作功能单元131、132、…。
正如后面将要描述的那样，第一条线的功能单元111、112、…和第五条线的功能单元，在单元的上部都有输入端TI、TIB，在单元的下部都有输出端TO、TOB。
并且，第二条线的功能单元121、122、…的输入端TI、TIB在单元的左侧，输出端TO、TOB在单元的右侧。
在说明的例子中，第一条线的功能单元113的输出端经过布线线路W1和W1B与第五条线的功能单元153的输入端连接，此外，第二条线的功能单元121的输出端经过布线线路W2和W2B与功能单元124的输入端连接。
并且第二条线的功能单元124的输出端经过布线线路W3和W3B与第五条线的功能单元155的输入端连接。
接着参考图8至10说明的流程图，将对根据本发明第四实施例的半导体集成电路器件的排列功能单元方法做出说明。
在此排列方法中，将步骤4中的排列方向适配和步骤6中的功能单元移动加到常规流程图中的初始排列之后。
首先，在步骤S1中，功能单元根据电路连接信息302和自动布线数据库303按常规方法进行排列。
下一步，在步骤S2中，从被排列的功能单元中读出前一级与下一级功能单元的坐标。
此后，在步骤S3中，判断前一级与下一级的这些功能单元是否都在X-轴上或Y-轴的相同座标轴上。
当功能单元在相同的坐标轴上时，程序继续进行到步骤S4。在步骤S4中调整功能单元的排列方向和排列位置。
在步骤S5中，进一步确认被调整的所有的信号布线线路。当这些信号布线线路被调整后，功能单元的排列流程在步骤S7中结束。
图9描述了步骤S4中排列方向适配的细节。参考图9，从步骤S41中读出功能单元排列的坐标，在步骤S42中判断在X-轴上或Y-轴上有相同的坐标轴。
当X-轴是相同的坐标轴时，从两个坐标的差值判断正值或负值，并在步骤S43-S46中确定适合的方向。同样，当Y-轴是相同的坐标轴时，在步骤S47-S50中确定适合的方向。
按照图10中说明的流程图，将解释功能单元的移动步骤S6。
首先，在步骤S61中，求出前一级和下一级功能单元的X-坐标和Y坐标的各自差值，并且在步骤S62中求出上述各自差值的差。
下一步，在步骤S63中，根据在步骤S62中求出的上述各自差值的差来确定功能单元的移动坐标轴，根据步骤S62的计算结果的正值或负值来判断功能单元的移动位置(步骤S64、S65)。
作为步骤S63的判断结果，当下一级功能单元被移动到Y-坐标方向时，在步骤S64中，根据Y-坐标中的坐标D移动下一级功能单元。
此后，在步骤S66中，判断其他的功能单元是否已经被置入功能单元的移动位置中。当其他的功能单元已经被置入时，在步骤S67中对时序设计的优先权进行比较，结果，在步骤S68、步骤S69中，移动有较低优先权的功能单元。
作为步骤S63的判断结果，当功能单元被移动到X-坐标时，在步骤S65中，下一级功能单元按照X-坐标轴中的坐标C移动。此后在步骤S70中，X轴的处理步骤S66-S69按相同的方法执行。
再参考图8-10，将对根据本实施例的单元排列方法的操作流程做出描述。
首先在步骤S1中排列功能单元，在步骤S2中读出前一级和下一级的各单元排列位置的坐标。
下一步，在步骤S3中，判断出前一级和下一级的各单元排列位置是否在相同的坐标轴上。当该排列位置在相同的X-轴或Y-轴的任何一个坐标轴上时，程序继续执行到步骤S4。当该排列位置不在相同的X-轴或Y-轴的任何一个坐标轴上时，程序继续执行到步骤S6。
当前一级和下一级的各功能单元排列位置在相同的坐标轴上，并且程序继续执行到步骤S4时，在步骤S41中读出各功能单元的排列坐标。
此后，确定下一级功能单元Y-坐标和前一级功能单元Y-坐标之间的差值，并且在步骤S42中判断该差值是否等于“0”，当该差值是“0”时，则判定各功能单元被排列在相同的X-轴上。
接着在步骤S43中，确定下一级功能单元X-坐标和前一级功能单元X-坐标间的差值，并且在步骤S44中判断该差值是正值或者负值。
当该差值为正时，判定前一级功能单元置于左侧，而下一级功能单元置于右侧，可以看出，在两个功能单元之间信号的流动是从左侧流向右侧。
因此，当对图6中说明的有输入输出端的功能单元3进行排列时，两个排列方向都定为90°，使前一级功能单元的输出端和下一级功能单元的输入端相对。
另一方面，当在步骤S44中判定前一级功能单元置于右侧、后一级功能单元置于左侧时，按类似的方法排列方向确定为270°。
并且在步骤S42中判定前一级和下一级各自的功能单元排列在Y轴上，在步骤S47-S50中，确定前一级和下一级各自的功能单元的方向。
因此，在相同的坐标轴上把前一级功能单元的输出端和后一级功能单元的输入端排列成相对的位置。此外，由于布线线型的特征是自动布线工具的直线型布线流程放在前面，所以，正、负相各自的布线线路按相同的长度、以最小的距离连接。
当前一级和下一级各自的单元的排列位置不在相同的坐标轴上且程序继续执行到步骤S6时，在步骤S61中计算前一级和下一级功能单元的X坐标和Y坐标，并且在步骤S62中确定该计算结果间的差值。
在本实施例中，功能单元按X或Y-坐标较短的距离移动。因此，在步骤S63中判断正值或者负值，当该值为正时，移动下一级功能单元的Y-坐标，另一方面，当该值为负时，移动下一级功能单元的X-坐标。
当移动Y-坐标时，移动下一级功能单元的Y-坐标和前一级功能单元Y-坐标之间的距离。另一方面移动X-坐标，按类似的方法来移动X-坐标的距离差。
参考图7，在这种情况下，当信号流动经过与功能单元121、124和125类似的功能单元124按90°改变时，根据布线线路W3B来确定功能单元155的排列坐标。因此，功能单元124的输出端坐标和功能单元155的输入端坐标被互相确定。
此外，当在步骤S64中移动Y-坐标时，在步骤S66中判断在移动位置上是否排列了其他功能单元。
并且根据与移动位置的排列坐标进行比较，来判断所有排列的功能单元是否存在相同的坐标，当存在相同坐标时，在步骤S67中比较两个坐标之间的优先权。
当处于移动位置的功能单元的优先权比临界路径信息301的优先权高时，在步骤S68中移动的功能单元的Y-坐标在每一个单元上传输，并且，这个操作一直重复到该功能单元不与其他功能单元相交为止。
此外，程序转到步骤S2，并且在步骤S4中各过程调整方向。
对下一级功能单元顺序重复这个操作，所有的功能单元排列在相同的X-轴或Y-轴上。
此外，当在步骤S63中判断的下一级功能单元的X-坐标被移动时，在与Y-轴移动程序的步骤S66-S69相同的步骤S70中传输该功能单元，因此其排列位置和方向被调整。
接着将用图4中说明的第三实施例的半导体集成电路器件的单元阵列来描述本实施例的程序流向。
在图7中，第一实施例的功能单元排列在按内部逻辑区域形成的阵列中。此外，如图7所示，功能单元111-115、121-124、131-135、141-144和151-155在端点之间被连接起来。
这里，将再次对与本实施例的排列布线流程图有关的功能单元113、153、155、121和124做出说明。
如前所述，各功能单元的输入端TI、TIM在该单元的上部、输出端TO、TOB在该单元的下部，并且按0°方向排列。
另外，功能单元121和124各自的输入端TI、TIM在该单元的左侧，输出端TO、TOB在各该单元的右侧，并且按90°方向排列。
在这种场合下，功能单元113的输出和功能单元153的输入经过正相信号布线线路W1和负相信号布线线路W1B连接在一起。
此外，功能单元121的输出和功能单元124的输入经过正相信号布线线路W2和负相信号布线线路W2B被连接在一起。
并且，功能单元124的输出和功能单元155的输入经过正相信号布线线路W3和负相信号布线线路W3B连接在一起。
当功能单元的单元长度L1为100μm、边的长度D1是50μm、边的长度D2是25μm时，在一条线上的阵列的间距X方向为100μm、Y方向为150μm，是X方向间距的1.5倍。
此外，当功能单元的输入端TI、TIB和输出端TO、TOB与单元的边缘相隔10μm时，功能单元113和153之间的流动信号直接从功能单元113流向功能单元153。
因此，113和153这两个功能单元的排列方向变为0°，并且在相同的Y-轴上功能单元113的输出端与功能单元153的输入端相对。
当在这些功能单元之间执行自动布线程序时，端点间的距离变为两个单元的总长200μm与各单元的边缘与各功能单元内端点间的距离之和，总共为220μm。此外，正、负相各端点的位置在相同Y坐标的同一个X-轴上，因此两条线段相等。
在常规单元结构中，即使当正、负相之间较短的布线线路等于200μm时，如果用300μm较长的布线线路连接，那么100μm的备用布线线路必须加到较短的线上。
比较起来，在本发明中正、负相布线线路的长度都为200μm，因此，能够有效地克服由100μm的备用布线线路造成的定时边界和功率的增加。
权利要求
1．具有功能单元的半导体集成电路器件，该功能单元中设置了构成电流型逻辑形式的器件，输入和输出信号是互补信号，其特征在于所述功能单元有中心点；并且，所述功能单元按十字型排列，以便将所述器件排列成相对于中心点每旋转90°呈对称。
2．权利要求1所述的半导体集成电路器件，其特征在于所述器件包括多个晶体管。
3．权利要求2所述的半导体集成电路器件，其特征在于多个电阻在所述功能单元中进一步排列；并且，所述各电阻排列在所述晶体管外部的所述功能单元的成90°的各边上。
4．权利要求1所述的半导体集成电路器件，其特征在于所述功能单元在X方向有第一尺寸并且在Y方向有第二尺寸；所述半导体集成电路器件有第一单元阵列；和所述第一单元阵列包括在第一坐标上排列作为参考功能单元的所述功能单元；在阵列中按第一坐标的第一尺寸的间距沿X-方向排列的所述多个功能单元；和在阵列中按第一坐标的第二尺寸的1.5倍的间距沿Y-方向排列的所述多个功能单元。
5．权利要求4所述的半导体集成电路器件，其特征在于所述功能单元在第二坐标上排列，所述第二坐标沿X-方向按第一坐标的第一尺寸的1/2移动、沿Y-方向按第一坐标的第二尺寸的3/4移动所述半导体集成电路器件有第二单元阵列；并且，所述第二单元阵列包括在阵列中按第二坐标的第一尺寸的间距沿X-方向排列的所述多个功能单元；和在阵列中按第二坐标的第二尺寸1.5倍的间距沿Y-方向排列的所述多个功能单元。
6．有功能单元的半导体集成电路器件，所述功能单元中的器件由被排列的电流型逻辑形式的逻辑电路构成，输入和输出信号是互补信号，其特征在于所述功能单元有中心点，X-轴和Y-轴通过中心点；并且，所述功能单元被排成十字型，以便排列所述器件呈线性对称于X-轴和Y-轴。
7．权利要求6所述的半导体集成电路器件，其特征在于所述器件包括多个晶体管。
8．权利要求7所述的半导体集成电路器件，其特征在于在所述功能单元中进一步排列多个电阻；并且，所述各电阻排列在晶体管外侧的所述功能单元成90°的各边上。
9．权利要求6所述的半导体集成电路器件，其特征在于所述功能单元在X-方向有第一尺寸、在Y-方向有第二尺寸；所述半导体集成电路器件有第一单元阵列；并且，所述第一单元阵列包括排列在第一坐标上作为参考功能单元的所述功能单元；在阵列中按第一坐标的第一尺寸的间距沿X-方向排列的所述多个功能单元；在阵列中按第一坐标的第二尺寸的1.5倍间距沿Y-方向排列的所述多个功能单元；
10．权利要求9所述的半导体集成电路器件，其特征在于所述功能单元在第二坐标上排列，所述第二坐标沿X-方向按第一坐标的第一尺寸的1/2移动、沿Y-方向按第一坐标的第二尺寸的3/4移动；所述半导体集成电路器件有第二单元阵列；并且，所述第二单元阵列包括在阵列中按第二坐标的第一尺寸的间距沿X-方向排列的所述多个功能单元；在阵列中按第二坐标的第二尺寸的1.5倍间距沿Y-方向排列的所述多个功能单元；
11．有功能单元的半导体集成电路器件，所述功能单元设置了构成电流型逻辑形式的逻辑电路的器件，输入和输出信号是互补信号，其特征在于包括布线网格，用于自动连接布线线路，所述布线网格有X-轴和Y-轴；第一功能单元，其最少有一个输入端并且在所述布线网格上排列；第二功能单元，其最少有一个输出端并且在所述布线网格上排列；输入端和输出端被放置在相同的X-轴或Y-轴上。
12．在有功能单元的半导体集成电路器件中排列功能单元的方法，在所述功能单元中，排列了构成电流型逻辑形式的器件，输入和输出信号为互补信号，所述功能单元排成十字型，以将所述单元排列成相对于中心点每旋转90°呈对称，所述方法包括如下步骤根据电路连接数据信息和自动布线数据库，读出前一级所述功能单元和下一级所述功能单元的坐标；判断前一级所述功能单元和下一级功能单元是否在相同的X-轴或Y-轴上；并且，当所述功能单元在相同的坐标轴上时，调整所述功能单元的排列方向；当所述功能单元不在相同的坐标轴上时，调整所述功能单元的排列位置和排列方向。
13．权利要求12所述的方法，其特征在于调整排列方向的步骤包括根据所述功能单元的坐标，确定前一级所述功能单元和下一级所述功能单元之间的相对位置关系；根据相对位置关系检测传输信号的方向；并且，使前一级所述功能单元的输出端和下一级所述功能单元的输入端相对。
14．权利要求12所述的方法，其特征在于调整排列位置和排列方向的步骤包括当所述功能单元不在相同的X-轴和Y轴上时，根据前一级所述功能单元和下一级所述功能单元的排列坐标，确定下一级所述功能单元的移动坐标轴和移动方向；将下一级所述功能单元移入预定的位置。
全文摘要
在有功能单元的半导体集成电路器件中，其中设置了构成电流型逻辑(CML)类型的器件，输入和输出信号为互补信号，功能单元排列成十字型，以将器件排列成相对于中心点每旋转90°呈对称。
文档编号H01L21/70GK1227414SQ9910079
公开日1999年9月1日 申请日期1999年2月26日 优先权日1998年2月26日
发明者原山政弘 申请人:日本电气株式会社