低温多晶硅(ltps)产品结构及制造方法
【专利说明】
【技术领域】
[0001]本发明涉及液晶生产技术领域，特别涉及一种可提升良率的低温多晶硅产品结构及其制造方法。
【【背景技术】】
[0002]采用低温多晶硅薄膜晶体管(LTPS TFT)的液晶显示屏幕(IXD)具有高分辨率、反应速度快、高亮度、高开口率等优点，加上由于LTPS-TFT LCD的硅结晶排列较非晶硅(Amorphous silicon，A-Si)有次序，使得电子移动率相对高100倍以上，可以将外围驱动电路同时制作在玻璃基板上，达到系统整合的目标、节省空间及驱动IC的成本。但是LTPS的工艺流程相对于非晶娃(Amorphous silicon，A-Si)来说变得非常的复杂，对于工艺的要求也变得非常的苛刻。因此对于低温多晶硅(LTPS)工艺设计的优化也显得尤为重要。
[0003]请参照图2，为先前技术LTPS结构中平坦层(Planarizat1n, PLN)挖洞区域示意图。在低温多晶硅(LTPS)工艺中，通常是在平坦层(Planarizat1n, PLN)挖洞形成一个大挖槽40将全部的垫(Pad) 34或全部的集成电路(IC) 33的管脚或具有多个连接点的整个软性电路板32暴露出。所述垫34(Pad)是形成于结构中走线35末梢的端点。
[0004]由于平坦层(Planarizat1n, PLN)较厚，在进行透明导电层的氧化铟锡(ITO)曝光时，由于该处光阻较厚，曝光不完全，光阻会有残留，导致走线35或管脚之间短路(short)，干扰所传输的讯号，影响面板显示。
[0005]请参考图2，结构中，由第二金属层20形成多条走线35，各走线的端点包含一垫
34。有些垫34可连接电路单元(Cell Test)测试单元的管脚，此外垫34可与集成电路33(IC)的管脚相接，或者软性电路板32(Flexible Print Circuit, FPC)的多数个接点。集成电路33 (IC)管脚，可以经由第二金属层20或直接与软性电路板32 (Flexible PrintCircuit, FPC)的接点相接合，例如集成电路33 (IC)管脚的垫34可经由走线35与软性电路板 32 (Flexible Print Circuit, FPC)相接合。
[0006]先前技术中，通常是将集成电路33(IC)管脚以及软性电路板32(FlexiblePrint Circuit, FPC)的接点整个区域对应的平坦层21 (Planarizat1n, PLN)挖成一个大挖槽40，或是将对应多数个垫34的整个区域挖成一个大挖槽40。由于在平坦层21 (Planarizat1n, PLN)形成挖槽40时，在尖锥(Taper)角部分有过多光阻的残留，使得曝光部分不彻底，形成透明导电层时，造成氧化铟锡(ITO)在沟槽部分的残留。残留的透明导电层的氧化铟锡(ITO)会把相邻的走线(例如信号线和数据线)短路在一起，造成整个面板的显示异常。
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【发明内容】
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[0007]为解决上述问题，本发明只把连接电路单元测试管脚的垫、连接集成电路的管脚和垫、以及连接软性电路板管脚的垫裸露出来，不需要将走线、管脚、垫、以及与第二金属的交界处裸露出来，然后再进行集成电路或软性电路板的黏合(Bonding)，从而避免了短路与干扰的问题。
[0008]本发明的一优选实施例提供了本发明一实施例，为一种低温多晶硅(LTPS)产品结构，包括:一种低温多晶硅(LTPS)产品结构，包括:一基材；至少一 N型金属氧化半导体(NMOS)位于所述基材上；至少一 P型金属氧化半导体(PMOS)位于所述基材上；一第二金属层，用于形成所述NMOS与所述PMOS的漏极和源极以及至少一走线；一平坦层位于所述NMOS以及所述PMOS上方；一第一透明导电层位于所述平坦层上方并覆盖所述平坦层至少一部分；一保护层位于所述平坦层和所述第一透明导电层上方；一第二透明导电层位于所述保护层上方，所述第二透明导电层经由穿过所述保护层以及所述平坦层的通孔与所述NMOS的漏极和源极相连结；至少一挖槽，所述挖槽穿过所述平坦层，以及所述第一透明导电层、所述保护层、以及所述第二透明导电层中至少之一层以曝露所述走线的一端点。
[0009]各所述挖槽对应单一个所述走线的所述端点。所述走线包含多条走线分布在不同区域，邻近的所述走线分为多组，每一组所述走线的所述端点由对应的所述挖槽之一曝露。
[0010]所述N型金属氧化半导体包括:一遮蔽层位于所述基材上以覆盖部分基材；一阻隔层位于所述遮蔽层以及基材上；一二氧化硅层位于阻隔层上；一 N通道层位于二氧化硅层上，所述N通道层具一多晶硅层、两N+型层，所述两N +型层的内侧各自接合于所述N通道层的两外侧，两N—型层的两端各自接合于所述多晶硅层外侧端以及两N+型层的内侧端；一栅极绝缘层，位于所述N通道层以及所述二氧化硅层上；一第一金属层，位于所述栅极绝缘层上，用于形成一栅极，所述栅极绝缘层绝缘分隔所述N通道层与所述一第一金属层；一层间绝缘层，位于所述第一金属层以及所述栅极绝缘层上；以及漏极和源极，由所述第二金属层形成，各自经由通孔连结所述N+型层，所述通孔穿设于所述层间绝缘层以及所述栅极绝缘层。
[0011]所述P型金属氧化半导体，包括:一阻隔层位于所述基材上；一二氧化硅层位于阻隔层上；一 P通道层位二氧化硅层上，所述P通道层具一多晶硅层、两P+型层，所述两P +型层的内侧各自接合于所述N通道层的两外侧；一栅极绝缘层，位于所述N通道层以及所述二氧化硅层上；一第一金属层，位于所述栅极绝缘层上，用于形成一栅极，所述栅极绝缘层绝缘分隔所述P通道层与所述一第一金属层；一层间绝缘层，位于所述第一金属层以及所述栅极绝缘层上；以及漏极和源极，由所述第二金属层形成，各自经由通孔连结所述P型金属氧化半导体的所述P+型层，所述通孔穿设于所述层间绝缘层以及所述栅极绝缘层。
[0012]所述走线的所述端点包括一垫，所述垫是与一电路单元测试管脚电性相连。
[0013]所述走线的所述端点包括一垫，所述垫是与一集成电路芯片电性相连。
[0014]所述走线的所述端点包括一垫，所述垫是与一软性电路板电性相连。
[0015]本发明另一实施例，为一种低温多晶硅产品的制造方法，包括:提供一基材；形成NMOS与PMOS于所述基材上；形成第二金属层并加以图案化以构成所述NMOS与所述PMOS的漏极与源极以及至少一走线；形成平坦层于NMOS与PMOS上，所述平坦层覆盖所述NMOS与所述PMOS的漏极和源极以及所述走线；形成第一透明导电层于所述平坦层上以覆盖至少一部分所述平坦层；形成保护层于第一透明导电层与所述平坦层上；形成第二透明导电层于所述保护层上；挖洞形成至少一挖槽，所述挖槽穿过所述平坦层，以及所述第一透明导电层、所述保护层、以及所述第二透明导电层中至少之一层以曝露所述走线的一端点。
[0016]所述走线的端点包含一垫，且所述走线与一电路单元测试管脚电性相连，所述挖槽形成于所述垫的上方。
[0017]所述走线的端点包含一垫，且所述走线与一集成电路芯片电性相连，所述挖槽形成于所述垫的上方。
[0018]所述走线的端点包含一垫，且所述走线与一软性电路板电性相连，所述挖槽形成于所述垫的上方。
[0019]本发明上述优选实施例，所述挖槽形成于所述对应单一个所述走线的所述端点的上方，若挖槽的孔径大小，与对应单一个所述走线的所述端点的孔径大小相同时，所述挖槽不需要将走线、垫、以及与第二金属的交界处裸露出来，具体解决先前技术中，残留的透明导电层的氧化铟锡(ITO)会把相邻的走线短路在一起，造成整个面板的显示异常的缺点。
[0020]为让本发明的上述内容能更明显易懂，下文特举优选实施例，幷配合所附图式，作详细说明如下:
【【附图说明】】
[0021]图1为低温多晶硅(LTPS)结构示意图。
[0022]图2为先前技术LTPS结构中平坦层(Planarizat1n, PLN)挖洞区域示意图。
[0023]图3为根据本发明之实施例之LTPS产品结构的挖槽示意图。
【【具体实施方式】】
[0024]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。
[0025]请参考图1所示，为低温多晶硅薄膜(LTPS)的结构剖面示意图(并不涵盖本发明的挖槽31)，所述结构具有