件性能。在本实施例中，优选的，采用硅作为第一半导体层300的材料进行外延生长，直至生长出的硅层与伪栅结构200边界处平齐时，停止生长。生长完成的半导体结构如图3所示。
[0044]接下来，去除牺牲侧墙102，在未被硅300填充的空位201中填充第二半导体层400，所述第二半导体层400的材料为硅或硅锗，并且所述硅锗中锗所占的比例小于硅锗沟道层101中锗所占的比例。具体的，去除所述学生侧墙102的方法可以采用湿法刻蚀，所述第二半导体层400的填充方法可以为外延生长或化学汽相淀积。由于所述第二半导体层400中锗的比例大于硅锗沟道层101中锗所占的比例，其具有更大的禁带宽度，由于晶格不匹配，第二半导体层400将会对硅锗沟道层101产生应力，从而增大沟道中载流子的迁移率，进一步提高器件性能。在本实施例中，优选的，采用硅作为第二半导体层400的材料。完成之后的半导体结构剖面图如图4所示。
[0045]接下来，对伪栅结构200两侧的衬底进行掺杂，以形成源漏扩展区，还可以进行Halo注入，以形成Halo注入区。其中源漏扩展区的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。
[0046]可选地，在栅极堆叠的侧壁上形成侧墙401，用于将栅极隔开，如图6所示。具体的，用LPCVD淀积40nm?80nm厚的牺牲侧墙介质层氮化娃,接着用会客技术再栅电极两侧形成宽度为35nm?75nm的氮化硅牺牲侧墙102。牺牲侧墙102还可以由氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。牺牲侧墙102可以具有多层结构。牺牲侦技啬102还可以通过包括沉积刻蚀工艺形成，其厚度范围可以是1nm-1OOnmJn 30nm、50nm或 80nm。
[0047]接下来,在所述半导体结构上淀积一层厚度为1nm?35nm厚的二氧化娃介质层，并以该介质层为缓冲层，离子注入源漏区。对P型晶体而言，掺杂剂为硼或弗化硼或铟或镓等。对N型晶体而言，掺杂剂为磷或砷或锑等。掺杂浓度为5el019Cm_3?lel02°Cm_3。源漏区掺杂完成后，在所述半导体结构上形成层间介质层500。在本实施例中，层间介质层500的材料为二氧化硅。淀积完层间介质层500的半导体结构如图7所示。
[0048]接下来，去除所述伪栅结构200，形成伪栅空位。去除伪栅结构200可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻蚀。
[0049]接下来，如图8所示，在栅极空位中形成栅极叠层。栅极叠层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
[0050]具体的，优选的，在伪栅空位中栅极介质层601，接下来沉积功函数调节层602，之后再在功函数金属层之上形成栅极金属层603。所述栅极介质层601可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiA10N、HfTaA10N、HfTiA10N、Hf0N、HfSi0N、HfTa0N、HfTi0N、Al203、La203、Zr02、LaAlO 中的一种或其组合，栅极介质层 601 的厚度可以为Inm-1Onm,例如3nm、5nm或8nm。可以采用热氧化、化学气相沉积(CVD)或原子层沉积(ALD)等工艺来形成栅极介质层601。
[0051]功函数金属层可以采用TiN、TaN等材料制成,其厚度范围为3nm?15nm。金属导体层可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN, TaYbN, TaSiN、HfSiN、MoSiN、RuTax^NiTax中的一种或其组合。其厚度范围例如可以为 10nm-40nm,如 20nm 或 30nm。
[0052]最后进入常规CMOS厚道工艺，包括点击钝化层、开接触孔以及金属化等，即可制的所述超薄SOI MOS晶体管。
[0053]由于GIDL产生的漏电流大小与该区域内的半导体材料禁带宽度大小密切相关，且随着材料禁带宽度的增大而减小，因此，采用禁带宽度较大第一半导体材料300替换原沟道材料硅锗，可有效增大GIDL区域的材料禁带宽度，从而减小漏电流，优化器件性能。同时，由于所述第二半导体层400中锗的比例大于硅锗沟道层101中锗所占的比例，其具有更大的禁带宽度，由于晶格不匹配，第二半导体层400将会对硅锗沟道层101产生应力，从而增大沟道中载流子的迁移率，进一步提高器件性能。
[0054]虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
[0055]此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
【主权项】
1.一种MOSFET制造方法，包括: a.提供衬底(100)； b.在衬底上形成硅锗沟道层(101)、伪栅叠层(200)和牺牲侧墙(102)； c.去除未被伪栅叠层(200)覆盖的以及位于伪栅叠层(200)两侧下方的硅锗沟道层(101)和部分衬底(100)，形成空位(201)； d.在所述半导体结构上选择性外延生长第一半导体层(300)以填充空位(201)的底部和侧壁区域； e.去除牺牲侧墙(102)，在未被第一半导体层(300)填充的空位(201)中填充第二半导体层(400)。
2.根据权利要求1所述的制造方法，其特征在于，所述硅锗沟道层(101)的厚度为3?6nm。
3.根据权利要求1所述的制造方法，其特征在于，形成所述空位(201)的方法是各向异性刻蚀和各向同性刻蚀的组合。
4.根据权利要求1所述的制造方法，其特征在于，所述空位(201)与伪栅叠层(200)重叠的长度H为5?10nm。
5.根据权利要求1所述的制造方法，其特征在于，所述第一半导体层(300)的禁带宽度大于所述硅锗沟道层(101)的禁带宽度。
6.根据权利要求1或5所述的制造方法，其特征在于，所述第一半导体层(300)的材料是娃。
7.根据权利要求1所述的制造方法，其特征在于，所述第二半导体层(400)的材料为硅或娃锗。
8.根据权利要求7所述的制造方法，其特征在于，所述第二半导体层(400)为硅锗时，其中锗所占的比例小于硅锗沟道层(101)中锗所占的比例。
9.根据权利要求1所述的制造方法，其特征在于，所述第二半导体层(400)的填充方法为外延生长或化学汽相淀积。
10.根据权利要求1所述的制造方法，其特征在于，在步骤e之后还包括步骤: f.在所述半导体结构上依次形成源漏扩展区、侧墙(401)、源漏区以及层间介质层(500)； g.去除伪栅叠层(200)以形成伪栅空位，在所述伪栅空位中依次沉积栅极介质层(601)、功函数调节层(602)和栅极金属层(603)。
11.一种MOSFET结构，包括:衬底(100)、位于所述衬底(100)上方的硅锗沟道层(101)、位于所述硅锗沟道层(101)上方的栅极叠层(600)、位于栅极叠层(600)两侧的衬底中的第一半导体层(300)和第二半导体层(400)、位于所述第一半导体层(300)和第二半导体层(400)中的源漏扩展区(210)和源漏区(202)、覆盖所述栅极叠层(600)和所述源漏区(202)的层间介质层(500)，其中， 构成所述第一半导体层(300)的材料禁带宽度大于所述硅锗沟道层(101)的禁带宽度。
12.根据权利要求11所述的制造方法，其特征在于，所述第一半导体层(300)位于栅极叠层(600)边缘下方，其与栅极叠层相重叠的截面长度的最大值H大于源漏扩展区(201)的长度L。
13.根据权利要求11所述的制造方法，其特征在于，所述硅锗沟道层(101)的厚度为3 ?6nm。
14.根据权利要求11或12所述的制造方法，其特征在于，所述第一半导体层(300)的长度H为5?10nm。
15.根据权利要求11所述的制造方法，其特征在于，所述第二半导体层(400)的半导体材料为硅或硅锗。
16.根据权利要求15所述的制造方法，其特征在于，所述第二半导体层(400)为硅锗时，其中锗所占的比例小于硅锗沟道层(101)中锗所占的比例。
【专利摘要】本发明提供一种MOSFET结构及其制造方法，其中该方法包括：a.提供衬底(100)；b.在衬底上形成硅锗沟道层(101)、伪栅叠层(200)和牺牲侧墙(102)；c.去除未被伪栅叠层(200)覆盖的以及位于伪栅叠层(200)两侧下方的硅锗沟道层(101)和部分衬底(100)，形成空位(201)；d.在所述半导体结构上选择性外延生长第一半导体层(300)以填充空位(201)的底部和侧壁区域；e.去除牺牲侧墙(102)，在未被第一半导体层(300)填充的空位(201)中填充第二半导体层(400)。本发明方法所制备的半导体结构能够提高沟道中的载流子迁移率，有效地抑制了短沟道效应的不良影响，提高了器件性能。
【IPC分类】H01L29-08, H01L29-06, H01L29-78, H01L21-336
【公开号】CN104576378
【申请号】CN201310476543
【发明人】尹海洲
【申请人】中国科学院微电子研究所
【公开日】2015年4月29日
【申请日】2013年10月13日
【公告号】WO2015051563A1