形成晶体管的方法
【技术领域】
[0001]本发明一般涉及半导体器件的制造并且特别地涉及替换金属栅处理中的晶体管的制造。
【背景技术】
[0002]在半导体器件制造的领域中，通过通常被称为前端制程(front end of line，FEOL)技术或处理的处理来制造诸如晶体管之类的有源半导体器件。晶体管可以是例如场效应晶体管(FET)并且更具体地可以是互补的金属一氧化物一半导体FET(CMOS-FET)。FET还可以是P型掺杂剂掺杂的FET (pFET)或η型掺杂剂掺杂的FET (nFET)。
[0003]近来，已经开始广泛地采用利用高k金属栅(HKMG)制作的半导体晶体管，这是因为它们的性能优于常规的或传统的基于多晶硅的晶体管。另外，为了改善可制造性并且易于与其它先进的器件特征集成，新处理(诸如替换金属栅(RMG)处理)已经被开发用于制造HKMG晶体管。
[0004]然而，与RMG处理相关联地，存在与在晶体管的伪栅极之上并且特别地在以越过衬底或晶片(wafer)的相对大距离分隔的晶体管的伪栅极之上形成氮化物硬掩模的一个或多个步骤有关的处理变化。更具体地，处理变化导致氮化物硬掩模的厚度的变化，其可能最终导致栅极高度变化并且引起所关心的晶体管之间的引人注意的性能变化，其全部依赖于在使用当前常规的制造的RMG处理时在衬底或晶片上何处制造晶体管。
【发明内容】
[0005]本发明的实施例提供利用替换金属栅形成半导体晶体管的方法。该方法包括:在同一衬底上形成第一和第二栅极结构，所述第一和第二栅极结构分别具有第一和第二伪栅极，所述第一和第二伪栅极具有基本上相同的高度并且被不同厚度的第一和第二硬掩模覆盖；从所述第一和第二伪栅极去除所述第一和第二硬掩模，所述去除步骤刻蚀了分别邻近所述第一和第二伪栅极并且被嵌入一个或更多个电介质层内的第一组和第二组侧壁间隔件的顶部，由此得到由所述一个或更多个电介质层围绕的所述第一组和第二组侧壁间隔件之上的不同深度的凹坑(divot);在所述第一和第二伪栅极之上以及在所述凹坑内沉积保形的(conformal)电介质层，所述保形的电介质层足够厚来填满所述凹坑；去除所述保形的电介质层的部分来暴露所述部分下面的所述第一和第二伪栅极；以及用第一和第二高k金属栅替换所述第一和第二伪栅极。
[0006]根据一个实施例，去除所述保形的电介质层的部分包括:各向同性地刻蚀所述保形的电介质层的在所述第一和第二伪栅极之上的第一部分而不影响所述保形的电介质层的沉积在所述凹坑内的第二部分。
[0007]根据另一个实施例，该方法还包括使用所述第一和第二伪栅极作为刻蚀停止件来平坦化围绕所述第一和第二栅极结构的所述一个或更多个电介质层。
[0008]根据一个实施例，替换所述第一和第二伪栅极包括:选择性地去除所述第一和第二伪栅极以便暴露所述第一和第二伪栅极下面的所述衬底以及所述第一组和第二组侧壁间隔件，由此产生栅极开口 ；以及用功函数金属和导电材料来填充栅极开口以便形成所述第一和第二高k金属栅。
[0009]根据另一个实施例，该方法还包括在所述第一和第二高k金属栅中产生凹进部并且用氮化物盖层填充所述凹进部。
[0010]根据一个实施例，在所述凹坑内沉积所述保形的电介质层包括:在它们各自的第一组和第二组侧壁间隔件之上的在所述第一和第二伪栅极的所述角落周围的所述凹坑内沉积铪氧化物材料。
[0011]根据另一个实施例，该方法还包括:通过选择性刻蚀处理在所述一个或更多个电介质层内产生至少一个接触开口，所述选择性刻蚀处理对于所述保形的电介质层的在所述凹坑内的所述其余部分是选择性的，所述接触开口对于所述第一组和第二组侧壁间隔件是自对准的；以及用导电材料填充所述接触开口来形成源极/漏极接触件。
【附图说明】
[0012]根据以下的结合附图进行的本发明的详细描述，将更完全地理解和明白本发明，在附图中:
[0013]图1a-1d是如本领域中已知的形成具有替换金属栅的晶体管的方法的说明性图示;
[0014]图2是根据本发明的一个实施例的形成具有替换金属栅的晶体管的方法的说明性图不；
[0015]图3是根据本发明的一个实施例的继图2中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；
[0016]图4是根据本发明的一个实施例的继图3中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；
[0017]图5是根据本发明的一个实施例的继图4中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；
[0018]图6是根据本发明的一个实施例的继图5中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；
[0019]图7是根据本发明的一个实施例的继图6中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；
[0020]图8是根据本发明的一个实施例的继图7中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；
[0021]图9是根据本发明的一个实施例的继图8中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；以及
[0022]图10是根据本发明的一个实施例的继图9中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示。
[0023]本领域技术人员将明白，出于简单化原因以及出于图示的清楚性，附图中示出的要素不一定按比例绘制。例如，出于清楚的目的，一些要素的尺寸可以相对于其它要素被放大。
【具体实施方式】
[0024]在下面的详细描述中，阐述了许多的具体细节，以便提供对本发明的实施例的彻底的理解。然而，本领域技术人员将理解本发明的实施例可以在没有这些具体细节的情况下被实践。在其它例子中，没有详细描述公知的方法和过程，以免模糊本发明的实施例的本质的描述。
[0025]在下面的描述中，各种图、图表、流程图、模型和描述被呈现作为用于有效地传达实质(convey substances)并且图示在本申请中提出的本发明的不同实施例的不同手段。本领域技术人员应该理解它们仅仅被提供作为示例性的样本，而不应该被解释为限制本发明。
[0026]在下面的详细描述中，可以通过一系列的制造中的半导体器件的截面图来图示地示出该方法的一些步骤。为了不模糊本发明的实施例的本质的描述，可以故意省略一些公知的步骤和/或处理。
[0027]图1a-1d是如本领域中已知的形成具有替换金属栅的晶体管的方法的说明性图示。更具体地，图1a说明性地图示在单个衬底101上形成多个晶体管(诸如晶体管110和120)的常规方法的典型的步骤。晶体管110和120被假设为以越过单个衬底101的相对大的距离被分隔。这里，“相对大的距离”指的是其中两个或更多个晶体管(诸如晶体管110和120)以使得在伪栅极113和123之上形成的氮化物盖(cap)层或氮化物硬掩模111和121表现出引人注意的且有时甚至显著的厚度差异的方式被分隔的情形，如本领域中已知的且在当前的替换金属栅(RMG)处理的步骤中频繁地观察到的。为了表示这个“相对大的距离”，在图1a-1d中晶体管110和120被象征性地图示为由符号90分离。氮化物硬掩模111和121的厚度变化可能是由一个或更多个原因所引起，诸如由在使用反应离子刻蚀(RIE)的硅氮化物(SiN)间隔件形成处理期间的负载效应所引起，和/或由在采用CMP处理来抛光栅极之上的氧化物层间电介质(ILD)层以便暴露下面的氮化物盖或硬掩模时的化学机械抛光(CMP)处理的不均匀性所引起。
[0028]如图1a中说明性地图示的，晶体管110和120可以在其制造的常规处理期间被形成为分别具有多晶硅(多晶Si)或非晶硅(a-Si)伪栅极113和123，该伪栅极113和123之上覆盖有氮化物硬掩模或盖层111和121。伪栅极113和123与其之上的氮化物盖层111和121 —起可以由一个或更多个侧壁间隔件112和122围绕。伪栅极113和123、氮化物盖层111和121以及侧壁间隔件112和122全部又可以被嵌入一个或更多个电介质层102和103内，该一个或更多个电介质层102和103可以是易流动的(flow-able)氧化物或氧化物的层间电介质(ILD)层。如图1a中说明性地图示的，可以在制造处理期间使得一个或更多个电介质层102和103的顶表面(诸如电介质层103的顶表面)与氮化物盖层111和121的顶表面共面。
[0029]侧壁间隔件112和122各自的高度可以等于侧壁间隔件112和122分别邻近的伪栅极113和其之上的氮化物盖层111或伪栅极123和其之上的氮化物盖层121的结合总高度。然而，因为不同的晶体管110和120的氮化物盖层111和121可能具有不同的厚度，诸如氮化物盖层111的厚度hi和氮化物盖层121的厚度h2，它们各自的侧壁间隔件也可能具有不同的高度。
[0030]如图1b中示出的，根据当前的常规的