一种mosfet结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体制造技术，特别地，本发明涉及一种低漏电流的MOSFET结构及其制作方法。
技术背景
[0002]在MOSFET结构中，为了增强栅对沟道的控制能力，更好的抑制短沟道效应，希望沟道部分越窄越好。然而，随着沟道长度的增大，短沟道效应对器件特性的影响越来越严重，特别是对关态漏电流而言，随着栅长减小，栅电极对沟道的控制能力减弱，由于DIBL效应的存在，器件无法完全关断，产生很大的漏电流。
[0003]DIBL效应是指漏端感应势鱼降低效应(Drain Induct1n Barrier Lower)是短沟道器件中存在的一种非理想效应，即当沟道长度减小，源漏电压增加而使得源区和漏区PN结耗尽区靠近时，沟道中的电力线可以从漏区穿越到源区，并导致源端势垒高度降低，从而使源区注入沟道的载流子数目增加，漏端电流增大。随着沟道长度的进一步减小，DIBL的影响越来越严重，使晶体管阈值电压降低，器件电压增益下降，同时也限制了超大规模集成电路集成度的提闻。
[0004]因此，针对这一问题，本发明提出了一种控制MOSFET关态漏电流的方法，具体的，在栅极两侧的半导体衬底中形成绝缘体，该绝缘体位于栅极下方60?70nm处，其宽度为15?25nm，分别紧邻源漏区但并不相连，通过在源漏区之间引入绝缘体，有效地增大了源漏之间的介电常数，减小源漏之间的电容耦合；同时源漏之间绝缘体的存在有效地减小了该绝缘体厚度范围内的漏电流，位于绝缘体厚度上方的电流处于栅控范围之内，可有效关断，而位于绝缘体厚度下方的电流距离沟道的距离很大，对器件特性的影响很小。通过本发明，有效地减小了 DIBL效应对器件的不良影响，同时能抑制器件漏电流，改善器件特性。
【发明内容】
[0005]本发明提供了一种MOSFET制造方法，包括:
[0006]a.提供衬底和伪栅，所述伪栅的材料为二氧化硅；
[0007]b.在所述伪栅两侧形成矩形侧墙，所述侧墙的材料为氮化硅；
[0008]c.在所述矩形侧墙两侧淀积二氧化硅层，所述二氧化硅层与伪栅平齐；
[0009]d.去除所述矩形侧墙，并对暴露出的衬底进行各向异性刻蚀，形成第一空位；
[0010]e.在所述第一空位中填充绝缘体；
[0011]f.对绝缘体进行减薄，形成第二空位；
[0012]g.以第二空位两侧的硅为籽晶进行外延生长，形成硅层以填充所述第二空位；
[0013]h.去除二氧化硅层，露出衬底以及硅层。
[0014]其中，所述步骤h之后还包括步骤1:在所述半导体结构上一次形成源漏扩展区、侧墙、源漏区、层间介质层和栅极叠层。
[0015]其中，所述矩形侧墙的宽度为15?25nm。
[0016]其中，所述矩形侧墙的形成方法为:
[0017]j.在衬底和伪栅上形成氮化硅层，该氮化硅层位于伪栅侧壁上的厚度等于所述矩形侧墙的厚度；
[0018]k.在所述氮化硅层上形成牺牲侧墙；
[0019]1.采用各向同性刻蚀去除临时侧墙下方和其两侧衬底上的氮化硅，形成所述矩形侧墙。
[0020]其中，去除所述矩形侧墙的方法是湿法刻蚀。
[0021]其中，所述空位的深度为70?80nm。
[0022]其中，对所述空位进行减薄的方法为各向异性刻蚀和各向同性刻蚀的组合。
[0023]其中，所述绝缘体的材料可以是二氧化硅和/或氮化硅。
[0024]本发明还提供一种MOSFET结构，包括:
[0025]衬底；
[0026]位于所述衬底上方的栅极叠层；
[0027]位于所述栅极叠层两侧衬底中的源漏区；
[0028]覆盖所述源漏区的层间介质层；
[0029]位于栅极叠层两侧边缘下方的源漏扩展区；
[0030]其中，栅极叠层两侧边缘下方的源漏扩展区下方分别具有互不相连的绝缘体。
[0031]通过本发明提出的控制MOSFET关态漏电流的方法，具体的，在栅极两侧的半导体衬底中形成绝缘体，该绝缘体位于栅极下方60?70nm处，其宽度为15?25nm，分别紧邻源漏区但并不相连，通过在源漏区之间引入绝缘体，有效地增大了源漏之间的介电常数，减小源漏之间的电容耦合；同时源漏之间绝缘体的存在有效地减小了该绝缘体厚度范围内的漏电流，位于绝缘体厚度上方的电流处于栅控范围之内，可有效关断，而位于绝缘体厚度下方的电流距离沟道的距离很大，对器件特性的影响很小。通过本发明，有效地减小了 DIBL效应对器件的不良影响，同时能抑制器件漏电流，改善器件特性。
【附图说明】
[0032]图1至图14示意性地示出了形成根据本发明的制造方法各阶段半导体结构的剖面图。
【具体实施方式】
[0033]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0034]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0035]本发明提供了一种MOSFET结构，包括:
[0036]衬底100 ；
[0037]位于所述衬底100上方的栅极叠层500 ；
[0038]位于所述栅极叠层600两侧衬底中的源漏区305 ；
[0039]覆盖所述源漏区的层间介质层400 ；
[0040]位于栅极叠层600两侧边缘下方的源漏扩展区205 ；
[0041]其中，栅极叠层600两侧边缘下方的源漏扩展区205下方分别具有互不相连的绝缘体200。
[0042]其中绝缘体200于栅极下方60?70nm处，其宽度为15?25nm，分别紧邻源漏区但并不相连，通过在源漏区之间引入绝缘体，有效地增大了源漏之间的介电常数，减小源漏之间的电容耦合；同时源漏之间绝缘体的存在有效地减小了该绝缘体厚度范围内的漏电流，位于绝缘体厚度上方的电流处于栅控范围之内，可有效关断，而位于绝缘体厚度下方的电流距离沟道的距离很大，对器件特性的影响很小。
[0043]栅结构包括栅极介质层、功函数调节层和栅极金属层。栅介质层优选材料为氮氧化娃，也可为氧化娃或高K材料。其等效氧化厚度为0.5nm?5nm。栅极金属层可以只为金属栅极，也可以为金属/多晶娃复合栅极，其中多晶娃上表面上具有娃化物。
[0044]半导体沟道区位于衬底100的表面，其优选材料为单晶硅或单晶锗合金薄膜，其厚度为5?20nm。该区域是极轻掺杂甚至未掺杂的。在掺杂的情况下，其掺杂类型与源漏区掺杂相反。
[0045]源漏区305分别位于栅极叠层两侧，衬底100内。源区与漏区相对称，其掺杂类型与衬底相反。
[0046]下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
[0047]首先提供衬底，并在所述栅极介质层上形成伪栅结构101，如图1所示。所述伪栅结构101可以是单层的，也可以是多层的。伪栅结构101可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为1nm?200nm。本是实例中，伪栅结构包括多晶硅和二氧化，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的伪栅叠层形成栅电极图形。需说明地是，以下若无特别说明，本发明实施例中各种介质材料的淀积均可采用上述所列举的形成栅介质层相同或类似的方法，故不再赘述。
[0048]接下来，在所述半导体结构上淀积形成氮化硅层，如图2所示，该氮化硅层覆盖上述半导体衬底100以及伪栅叠层101，其位于伪栅侧壁上的厚度等于所需的矩形侧墙102的厚度。具体的该氮化硅层的形成方法可以是CVD、ALD、APCVD等。
[0049]之后，在所述氮化硅层上形成牺牲侧墙103，如图3所示，所述牺牲侧墙的材料为二氧化硅，其目的在于在下一步中刻蚀形成方向侧墙102的过程中作为保护掩膜，其最大厚度与上述过程中形成的氮化硅层厚度相同。具体的，用LPCVD淀积牺牲侧墙介质层二氧化硅，接着用会客技术在栅电极两侧形成二氧化硅侧墙103。侧墙103还可以通过包括沉积刻蚀工艺形成。
[0050]接下来，对所述氮化硅层进行各向同性刻蚀，去除牺牲侧墙103下方和其外侧衬底上的氮化硅，形成所述矩形侧墙102，所述矩形侧墙102的宽度为15?25nm，如图4所示。具体的刻蚀方法可以采用热磷酸对所述半导体进行选择性刻蚀，直至露出半导体衬底100表面以及伪栅叠层101顶表面。此时该氮化硅层被刻蚀成为两个矩形侧墙102，位于伪栅叠层两侧。接下来，去除牺牲侧墙103，露出所述矩形侧墙，如图5所示。
[0051]接下来，如图6所示，在所述矩形侧墙102两侧淀积二氧化硅层105，所述二氧化硅层105与伪栅101平齐，