具有结势垒肖特基二极管的碳化硅半导体装置的制造方法
【专利说明】具有结势垒肖特基二极管的碳化硅半导体装置
[0001]相关申请的交叉引用
[0002]本申请基于2012年9月18日申请的日本申请号2012 — 204595号，此处引用其记载内容。
技术领域
[0003]本申请涉及具有对肖特基势皇二极管(SBD)添加了 PN 二极管而成的结势皇肖特基二极管(JBS)的碳化硅(SiC)半导体装置。
【背景技术】
[0004]在专利文献I中，提出了具有对SBD进一步添加了 PN 二极管而成的JBS的SiC半导体装置。具体而言，在由SiC构成的n_型外延层的表面上形成肖特基电极从而构成SBD，在η—型外延层的表层部形成P型层且使肖特基电极与P型层的表面接触从而构成PN 二极管。并且，通过设为这样的结构，利用由构成PN 二极管的PN结部形成的耗尽层来抑制反方向漏电流，能够得到高耐压。
[0005]但是，发生了以下问题:n_型外延层中存在的层叠缺陷等各种缺陷与肖特基电极接触从而形成了电流通路，反方向漏电流变大，对设备成品率造成影响。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1:日本特开2009 - 16603号公报(对应于美国专利号7，851，882)
【发明内容】
[0009]本申请的目的在于，提供通过减少缺陷与肖特基电极的接触所导致的电流通路，实现反方向漏电流的抑制，从而能够实现设备成品率提高的SiC半导体装置。
[0010]本申请的一个方式所涉及的SiC半导体装置具备具有基板、漂移层、绝缘膜、肖特基势皇二极管和多个第二导电型层的结势皇肖特基二极管。
[0011]所述基板具有主表面以及反面，由具有偏离(Off)角的第一导电型的碳化硅构成。所述漂移层在所述基板的所述主表面上形成，由被设为杂质浓度比所述基板低的第一导电型的碳化硅构成。所述绝缘膜被配置在所述漂移层之上，在所述漂移层中的单元部具有开口部。
[0012]所述肖特基势皇二极管具备肖特基电极和欧姆电极。所述肖特基电极形成于所述单元部，以穿过所述绝缘膜的开口部与所述漂移层的表面进行肖特基接触的方式形成。所述欧姆电极形成于所述基板的反面。所述多个第二导电型层在所述肖特基电极之中与所述漂移层相接的区域的下方以在所述漂移层的表面上与所述肖特基电极连接的方式形成，且相互分离地配置。
[0013]由所述多个第二导电型层和所述漂移层构成PN 二极管。所述多个第二导电型层仅在与棒状的层叠缺陷平行的方向上形成为条纹状。
[0014]在所述SiC半导体装置中，将多个第二导电型层布局为条纹状，且将各第二导电型层的长度方向设为与棒状的层叠缺陷平行的方向。因此，能够成为使得形成于漂移层的层叠缺陷等缺陷的全部或大多进入各第二导电型层内的状态。由此，能够减少结晶缺陷与肖特基电极的接触所导致的电流通路，实现反方向漏电流的抑制，能够提高设备成品率。
[0015]本申请的其他方式所涉及的SiC半导体装置具备具有基板、漂移层、绝缘膜、肖特基势皇二极管和多个第二导电型层的结势皇肖特基二极管。
[0016]所述基板具有主表面以及反面，由具有偏离角的第一导电型的碳化硅构成。所述漂移层在所述基板的所述主表面上形成，由设为杂质浓度比所述基板低的第一导电型的碳化硅构成。所述绝缘膜被配置在所述漂移层之上，在所述漂移层中的单元部具有开口部。
[0017]所述肖特基势皇二极管具备肖特基电极和欧姆电极。所述肖特基电极形成于所述单元部，以穿过所述绝缘膜的开口部与所述漂移层的表面进行肖特基接触的方式形成。所述欧姆电极形成于所述基板的反面。所述多个第二导电型层在所述肖特基电极之中与所述漂移层相接的区域的下方以在所述漂移层的表面上与所述肖特基电极连接的方式形成，且相互分离地配置。
[0018]由所述多个第二导电型层和所述漂移层构成PN 二极管。所述多个第二导电型层仅在与棒状的层叠缺陷垂直的方向上形成为条纹状。在将所述基板的偏离角设为Θ，将所述漂移层的厚度设为d时，所述多个第二导电型层各自的宽度被设为d/tan Θ以上。
[0019]在所述SiC半导体装置中，使得各第二导电型层的宽度成为d/tan0以上。从而，在偏离方向上延伸的层叠缺陷被包含于第二导电型层内的可能性会变高，至少层叠缺陷的一部分被包含于第二导电型层内的可能性变得更高。由此，能够减少结晶缺陷与肖特基电极的接触所导致的电流通路，实现反方向漏电流的抑制，能够提高设备成品率。
【附图说明】
[0020]本申请的上述目的以及其他目的、特征或优点通过一边参照下述附图一边进行下述的详细记述而变得更为明确。其附图如下:
[0021]图1是本申请的第一实施方式所涉及的具备SBD的SiC半导体装置的剖面图。
[0022]图2是图1所示的SiC半导体装置的斜视剖面图。
[0023]图3是图1所示的SiC半导体装置的上表面布局图。
[0024]图4A是表示图1所示的SiC半导体装置的制造工序的一部分的剖面图。
[0025]图4B是表示图1所示的SiC半导体装置的制造工序的一部分的剖面图。
[0026]图4C是表示图1所示的SiC半导体装置的制造工序的一部分的剖面图。
[0027]图4D是表示图1所示的SiC半导体装置的制造工序的一部分的剖面图。
[0028]图4E是表示图1所示的SiC半导体装置的制造工序的一部分的剖面图。
[0029]图5A是表示使P型层的长度方向相对于偏离(off)方向垂直的情况下的层叠缺陷的情形的俯视面。
[0030]图5B是表示将P型层配置为同心状的情况下的层叠缺陷的情形的俯视面。
[0031]图5C是表示使P型层的长度方向相对于偏离方向平行的情况下的层叠缺陷的情形的俯视面。
[0032]图6表示本申请的第二实施方式所涉及的具备SBD的SiC半导体装置的上表面布局图。
[0033]图7A是表示图6所示的SiC半导体装置的制造工序的一部分的剖面图。
[0034]图7B是表示图6所示的SiC半导体装置的制造工序的一部分的剖面图。
[0035]图7C是表示图6所示的SiC半导体装置的制造工序的一部分的剖面图。
[0036]图7D是表示图6所示的SiC半导体装置的制造工序的一部分的剖面图。
[0037]图7E是表示图6所示的SiC半导体装置的制造工序的一部分的剖面图。
[0038]图8表示本申请的第三实施方式所涉及的具备SBD的SiC半导体装置的上表面布局图。
[0039]图9是表示从基板表面的法线方向和基板水平方向观察层叠缺陷时的情形的图。
[0040]图10是表示使P型层的长度方向相对于偏离方向垂直的情况下的层叠缺陷的情形的俯视面。
[0041]图1lA是表示图8所示的SiC半导体装置的制造工序的一部分的剖面图。
[0042]图1lB是表示图8所示的SiC半导体装置的制造工序的一部分的剖面图。
[0043]图1lC是表示图8所示的SiC半导体装置的制造工序的一部分的剖面图。
[0044]图1lD是表示图8所示的SiC半导体装置的制造工序的一部分的剖面图。
[0045]图1lE是表示图8所示的SiC半导体装置的制造工序的一部分的剖面图。
【具体实施方式】
[0046]以下，基于【附图说明】本申请的实施方式。另外，在以下的各实施方式彼此中，对相互相同或等同的部分赋予相同标记而进行说明。
[0047](第一实施方式)
[0048]说明本申请的第一实施方式。首先，参照图1?图3说明通过本实施方式所涉及的Sic半导体装置的制造方法而制造的SiC半导体装置的构造。另外，图1相当于图2以及图3的I 一 I剖面图。此外，图3不是剖面图，但为了易于观察附图而部分地示出阴影。
[0049]如图1以及图2所示，SiC半导体装置使用由设为例如2X 118?I X 10 21CnT3程度的杂质浓度的SiC构成的n+型基板I而形成。若将η +型基板I的上表面设为主表面la，将主表面Ia的相反面即下表面设为反面lb，则在主表面Ia上，层叠了由掺杂剂浓度比基板I低的SiC构成的n_型外延层(漂移层)2。η _型外延层2设为例如I X 10 14?I X 10 17CnT3程度的杂质浓度。在由这些η+型基板I以及η—型外延层2构成的SiC半导体基板的单元(cell)部形成了 SBD10，且在其外周区域形成终端构造从而构成SiC半导体装置。
[0050]具体而言，使用主表面Ia相对于例如(0001)面具有偏离角的SiC基板作为n+型基板I。在本实施方式的情况下，如图2以及图3所示那样偏离方向被设为(11 - 20)方向，将具有例如4度的偏离角的SiC基板用作n+型基板I。并且，在其上通过外延成长而形成n_型外延层2，关于η _型外延层2，也为(11 — 20)方向被设为偏离方向的结晶。对η+型基板I和η—型外延层2来说，优选结晶缺陷少，但使η -型外延层2在η +型基板I上成长时产生层叠缺陷等缺陷。因此，成为η—型外延层2中存在层叠缺陷等缺陷的状态。此外，关于η+型基板I中存在的结晶缺陷，也具有传播到η