晶圆处理方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种晶圆处理方法。
【背景技术】
[0002]在半导体制程中，能够将表面已形成有半导体器件的晶圆(Wafer)切割为多个芯片，之后再对各个芯片进行封装，以形成所需的集成电路或芯片器件。以晶圆级芯片尺寸封装(Wafer Level Chip Size Packaging, WLCSP)技术为例，对晶圆进行封装测试后再切割得到单个成品芯片，封装后的芯片尺寸与裸片完全一致。经晶圆级芯片尺寸封装技术封装后的芯片尺寸能够达到高度微型化，芯片成本随着芯片尺寸的减小和晶圆尺寸的增加而显著降低。
[0003]由于在晶圆的形成过程中，由于刚切下来的晶片外边缘很锋利，尤其是硅单晶又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，会对晶圆进行圆边(Edge Profiling)工艺，以对晶圆的边缘的形状和外径尺寸修整，使得晶圆的边缘呈圆角部分，不适宜形成半导体结构。
[0004]请参考图1，图1是晶圆的俯视结构示意图，包括:器件区13、以及包围所述器件区13的边缘区14。所述器件区13包括若干呈整列排列的芯片11、以及位于芯片11之间的切割道12 ;其中，芯片11表面或内部均形成有半导体结构，以实现一定的芯片功能，所述切割道12既是对晶圆进行切割的区域。所述边缘区14即进行过圆边工艺的区域，由于所述边缘区14不适宜形成半导体结构，因此在对所述晶圆进行切割以形成若干芯片之前，需要对所述晶圆进行修边(Trimming)，去除所述边缘区14，以便剩下器件区13进行切割和封装。
[0005]然而，现有的修边工艺会对晶圆产生损伤，甚至破坏器件区已形成的半导体结构，使得芯片制造的成平率下降，成本提高。
【发明内容】
[0006]本发明解决的问题是提供一种晶圆处理方法，减少修边工艺对晶圆的破坏，提高晶圆芯片区域的利用率。
[0007]为解决上述问题，本发明提供一种晶圆处理方法，包括:提供承载基底和待处理基底，所述待处理基底的第一表面键合于所述承载基底表面，且所述待处理基底和承载基底的边缘重合，所述待处理基底的边缘具有标记区，所述待处理基底标记区内的第一表面具有第一标记沟槽，所述第一标记沟槽具有到所述待处理基底中心距离最近的第一侧壁，所述第一侧壁到所述待处理基底边界具有第一距离，所述第一标记沟槽具有到所述待处理基底边界距离最近的第二侧壁，所述第二侧壁到所述待处理基底边界具有第二距离；对所述待处理基底进行第一修边工艺，使所述待处理基底的半径减小第三距离，暴露出部分承载基底，并去除部分第一标记沟槽，所述第三距离小于或等于第一距离、大于或等于第二距离；在第一修边工艺之后，对所述待处理基底进行第二修边工艺，去除标记区内的部分待处理基底以去除剩余的第一标记沟槽，并形成第三侧壁，且暴露出部分承载基底，所述第三侧壁到承载基底边缘的最大距离大于第一距离；在第二修边工艺之后，对所述待处理基底的第二表面进行减薄，所述第二表面与第一表面相对。
[0008]可选的，键合所述承载基底和待处理基底的工艺包括:将所述待处理基底的第一表面压合于所述承载基底表面，所述待处理基底第一表面的第一标记沟槽与承载基底构成空腔；进行热退火工艺，使所述待处理基底的第一表面熔接于所述承载基底表面，且所述空腔的体积增大。
[0009]可选的，所述承载基底具有第一表面，所述待处理基底键合于所述承载基底的第一表面，所述承载基底的第一表面具有第二标记沟槽，所述第二标记沟槽在承载基底内的位置、与第一标记沟槽在待处理基底内的位置相同，所述第一标记沟槽与第二标记沟槽构成空腔。
[0010]可选的，所述第二标记沟槽底部到第一标记沟槽底部的距离为4.5微米?5.5微米。
[0011]可选的，所述第二修边工艺为:沿贯穿所述待处理基底的直线对所述待处理基底进行切割，直至暴露出承载基底为止，而切割形成的侧壁为第三侧壁。
[0012]可选的，所述第二修边工艺为:沿贯穿所述待处理基底的曲线对所述待处理基底进行切割，所述曲线包括弧线、折线，直至暴露出承载基底为止，而切割形成的侧壁为第三侧壁。
[0013]可选的，所述第一距离为3.6毫米?4毫米，所述第一侧壁到第二侧壁之间的距离为1.6毫米?2毫米，所述第三距离为2.98毫米?3.02毫米，所述第三侧壁到承载基底边缘的最大距离为3.8毫米?4毫米。
[0014]可选的，所述第一修边工艺还去除部分承载基底，使暴露出的承载基底表面低于所述承载基底与待处理基底接触的表面；所述第二修边工艺还去除部分承载基底，使暴露出的承载基底表面低于所述承载基底与待处理基底接触的表面。
[0015]可选的，在所述减薄工艺之后，所述待处理基底的厚度为6微米?8微米。
[0016]可选的，所述待处理基底的第一表面形成有半导体器件。
[0017]与现有技术相比，本发明的技术方案具有以下优点:
[0018]本发明中，在第一修边工艺以使所述待处理基底的半径减小第三距离之后，暴露出部分由第一标记沟槽与承载基底沟槽的空腔；再以第二修边工艺去除标记区内的部分待处理基底，使所形成的第三侧壁到基底中心的距离小于所述第一侧壁到基底中心的距离，以此能够去除标记区内剩余的空腔，而标记区以外的部分待处理基底不会减少。因此，能够避免在后续的减薄工艺中，使空腔周围的待处理基底发生剥离的问题；同时，能够保证所述待处理基底表面具有足够的用于形成器件的区域，使待处理基底的利用率提高，从降低生产成本、提高生产效率。
【附图说明】
[0019]图1是晶圆的俯视结构示意图；
[0020]图2至图4是对晶圆进行修边的过程的剖面结构示意图；
[0021]图5至图11是本发明实施例的晶圆处理过程的剖面结构示意图。
【具体实施方式】
[0022]如【背景技术】所述，现有的修边工艺会对晶圆产生损伤，甚至破坏器件区已形成的半导体结构，使得芯片制造的成平率下降，成本提高。
[0023]经过研究发现，在修边工艺中，形成于晶圆表面的标记沟槽会引起晶圆的碎裂，进而破坏晶圆的器件区，使晶圆器件区的利用率下降。
[0024]具体的，如图2至图4所示，是对晶圆进行修边的过程的剖面结构示意图。
[0025]请参考图2，将待处理基底100的第一表面110键合于所述承载基底101表面，所述待处理基底100靠近边缘位置的第一表面110具有第一标记沟槽，所述承载基底101靠近边缘位置的表面具有第二标记沟槽，所述第二标记沟槽在承载基底101内的位置和形状、与第一标记沟槽在待处理基底100内的位置和形状相同，所述第一标记沟槽与第二标记沟槽相对设置并成空腔104。
[0026]其中，所述键合工艺包括:将待处理基底100和承载基底101进行压合；在压合工艺之后，进行热退火，使待处理基底100和承载基底101之间发生熔接。由于所述第一标记沟槽与第二标记沟槽相对设置并成空腔104，在所述热退火工艺中，所述空腔104内的空气会发生膨胀，从而扩大所述空腔104的体积，而且所述空腔104的周围的待处理基底100的晶格会发生重排布，使得空腔104周围的部分待处理基底100强度减弱。
[0027]请参考图3，对所述待处理基底100进行修边，使所述待处理基底100的半径减小第一距离，并暴露出部分承载基底101。
[0028]其中，所述第一距离一定，以保证在去除待处理基底100的边缘区之后，能够保留器件区。所述第一标记沟槽和第二标记沟槽的位置也一定，即第一标记沟槽靠近待处理基底100中心的内侧壁到待处理基底100边缘的第二距离一定，以便配合相应的定位设备使待处理基底100和承载基底101压合在一起时不发生偏差。而且，所述第二距离大于第一距离，因此在修边工艺之后，暴露出部分空腔104，使得第一标记沟槽底部的部分待处理基底100悬空于承载基底101表面。
[0029]请参考图4，在所述修边工艺之后，对所述待处理基底100的第二表面进行减薄，所述第二表面与第一表面相对。
[0030]所述减薄工艺能够减小待处理基底100的厚度，以便缩小切割后的芯片尺寸。然而，由于在修边工艺之后，位于第一标记沟槽底部的部分待处理基底100悬空与承载基底101表面，而且，在前序的热退火工艺中使得空腔104 (如图3所示)周围的部分待处理基底100强度减弱，因此，在所述减薄工艺中，容易使悬空于承载基底101表面的部分待处理基底100发生剥落(Peeling)，从而破坏待处理基底100的器件区，造成器件区的利用率下降，使生广成本提闻。
[0031]一种解决上述问题的方法是，增加修边工艺减小待处理基底半径的距离，例如使待处理基底的半径缩小6毫米，直至完全去除所述空腔为止。然而，此种方法会导致待