的电力管理模块108。电力管理模块108可以包含诸如电池的本地电源，或其他可重新充电电源，或可以包含将AC电力转换为由无线通信设备100的组件使用的正确的电压的适配器。在一些实施例中，电力管理模块108可以耦合于外部电源，诸如例如交流电(AC)电力适配器或充电器、直流电(DC)车辆适配器或充电器、或另一外部电源。在某些实施例中，来自外部电源的电力可能导致无线通信设备100内的过电压供应状况。例如，在AC适配器或充电器的情况下，外部电源可能易受在AC输入处的电压状况影响，其可能使得外部电源向无线通信设备100供应大于期望的电压。类似地，在DC车辆适配器或充电器的情况下，外部电源可能易受在DC输入处的电压状况影响，其可能使得外部电源向无线通信设备100供应大于设计的电压。因此，可期望功率放大器模块101包含电压限制功能以保护该设备免于遭受供应电压不一致和/或波动。
[0033]在一个实施例中，RF模块195包含一个或多个发送/接收(TX/RX)开关，诸如一个或多个双工器、同向双工器、或配置为分离发送和接收信号的任何其他物理或逻辑器件或电路。在某些实施例中，功率放大器模块101的输出通过连接提供至这种开关且进一步提供至天线116。
[0034]在一些实施方式中，图1不出的功率放大器模块195包含多个放大级。另外，功率放大器模块195可以集成匹配电路、带外抑制滤波器、功率检测器和/或偏压控制。功率放大器模块195可以包含功率放大器控制器，用于设置、修改或调制功率放大器提供的功率放大的量、和/或执行其他功能。功率放大器模块195可以是包含功率放大器控制器和一个或多个功率放大器的功能的单个集成组件。在其他实施方式中，无线设备100可以包括分离的功率放大器控制电路和一个或多个功率放大器。
[0035]图2提供可以在诸如图1所示的功率放大器模块中使用的单独功率放大器201的示意图。功率放大器201可以接收RF信号且向一个或多个晶体管级提供该RF信号。在某些实施例中，功率放大器201包含双极结晶体管(BJT) 210，其中该晶体管的基极接收要放大的RF信号。晶体管210可以在其发射极接地，且在晶体管的基极处提供的电压电平可以控制在集电极部分和发射极部分之间传递的电流。集电极可以提供对应于向功率放大器提供的输入RF信号的放大版本的输出信号。可以根据在此描述的实施例使用功率放大器的各种其他配置，且这些配置可以包含包括任何适当种类或配置的一个晶体管或多个晶体管的功率放大器。PA 201可以是多级功率放大器模块的一个放大器。功率放大器201可以基于SiGe BiCMOS技术，其可以使用或利用低阻抗路径来通过一个或多个硅通孔接地。
[0036]晶体管210可以是NPN晶体管或PNP晶体管。虽然在此在NPN器件或其他掺杂型器件的环境下描述晶体管和基底的某些实施例，但是应该理解，在此公开的任何实施例可以包括具有任何适当或期望类型或水平的掺杂(诸如重度或轻度η-类型或P类型掺杂)的集电极区、阱、和/或块基底。
[0037]图3图示了在高电阻率块硅基底上形成的双极型晶体管310的实施例的截面图。在某些实施例中，晶体管310可以使用SiGe/Si技术来形成，且可以是NPN、PNP或其他类型的晶体管。虽然可以使用低电阻率块基底来构建SiGe技术，但是该低电阻率可能导致某些缺点，其使得完全FEM集成更不可行或更不期望。例如，对于低电阻率，通常存在由于在硅表面上集成的器件之间的较差隔离而造成的反馈。来自一个器件的不希望的信号可以穿通过低电阻率基底，以负面地影响处理其他信号的其他器件的性能。在某些实施例中，可以通过在高电阻率基底上或与其相邻地构建SiGe器件来减轻或避免低电阻率基底的影响。这种技术可以允许接近于以基于GaAs技术实现的设计的类似设计。由于在其他优点中，硅晶圆通常比GaAs晶圆更便宜，使用SiGe技术可以提供成本的益处。
[0038]使用SiGe/Si技术可以允许形成比传统Si晶体管具有更快操作的晶体管。在某些实施例中，图3的器件包含高电阻率块基底层，所述高电阻率块基底诸如具有大于500hm*cm的电阻率特性的硅。在某些实施例中，该块基底是高电阻率P型硅。例如，该高电阻率层可以具有大约10000hm*cm的电阻率。如图3所示，晶体管310包含η+型子集电极区，其可以包括例如重金属砷植入(heavy Arsenic implant)。但是，取决于利用的技术，晶体管310的子集电极和/或其他部分可以包括各种类型/材料。
[0039]在某些器件制造工艺中，可以在块硅基底的上表面附近形成低电阻率基底的外延层(例如，η型外延层(“η-印i”))。例如，在工艺期间，来自植入的子集电极区的砷、或其他材料可以在硅基底的表面上向外扩散和再沉积，形成低电阻率层。在某些实施例中，n-epi层可以具有大约l-1000hm*cm的电阻率，且可以有大约I μπι的厚度。另外，如可以在SiGe/Si期间制造工艺中使用的，在高电阻率硅基底的表面上施加二氧化硅可以引入固定电荷，其吸引自由载流子并进一步降低该表面附近的块电阻率。在该表面处形成这种层可能是不期望的，因为其低电阻率属性可能导致不想要的寄生电流传导，导致泄漏、串扰、高频损失、和对引起非线性和谐波失真的外部电场的易感性。
[0040]为了至少部分的减轻低电阻率层引起的潜在顾虑，可以用至少部分损坏或更改低电阻率层的结构的物质来处理该晶圆。例如，在某些实施例中，可以在晶圆中植入氩气来至少部分地破坏该区中的硅晶格。作为惰性气体的氩是惰性的，且因此可能不与硅或其他材料化学反应。可能不期望很靠近有源器件或依赖于单晶基底的任何器件地植入晶格破坏剂。因此，在某些实施例中，选择性地在至少与诸如双极型晶体管的有源器件相距预定距离的区域中用晶格破坏剂(即高电阻率植入物)处理晶圆。例如，可以在与将被植入负面影响的器件横向相距至少一微米处植入高电阻率植入物。在某些实施例中，与晶体管310相距至少10 μπι地植入高电阻率植入物。在某些实施例中，与有源器件相距5-10 μπι地植入高电阻率植入物。
[0041]替代以上讨论的高电阻率植入物或除此之外，可以使用解决与低电阻率相关联的寄生导电问题的各种其他方法。例如，在某些实施例中，可以在施加氧化物之前用如下多晶或非晶硅层(即“富陷阱(trap-rich)”层)来处理晶圆，该多晶或非晶硅层被配置为将自由载流子锁住，由此禁止在各操作频率处的移动性。这种方法可以适用于SOI应用，且可能能够经受CMOS工艺所需的高温度状况。另外，可以有利地结合在此公开的实施例来利用用于恢复晶圆的高电阻率特性的任何其他适当或期望的机制。另外，如所示的一个或多个沟槽可以被蚀刻进晶圆中，由此阻止基底中的载流子横跨这种沟槽的移动。在某些实施例中，沟槽可以具有大约3-4 μπι的深度。
[0042]虽然高电阻率基底可能有助于期望的双极型晶体管构造，但是对于诸如CMOS的某些器件可能希望与低电阻率基底相关联。例如，在某些实施例中，诸如CMOS FET器件和/或SiGe双极性HBT器件的一个或多个器件可以在块硅基底上生长。由于高电阻率基底对某些器件的不期望的影响，可以在这种器件下方或相邻处植入低电阻率基底(例如，P型植入(“P阱”))。因此，晶体管310可以受益于低电阻率P阱扩散和与基底的接触、以及可能的周围的高电阻率区。P阱可以包括至少部分地围绕晶体管310的集电极的带，或可以是靠近集电极的本地扩散区域。作为P阱带，可能存在距η阱一个或多个某种重要的距离，其最小化或实质上减少NPN集电极结电容和谐波生成。在某些实施例中，没有P阱的带，集电极η阱将不与在高电阻率基底的顶上生长的n-epi层足够地隔离，除非通过用某种植入、补偿掺杂、深沟槽等使得n-epi层呈现高电阻率来实现该隔离。
[0043]在某些实施例中，一个电荷区(a pocket of charge)可以在图3所示的沟槽和p阱之间的区中聚集。因此，可以期望紧挨着P阱布置沟槽，以便避免这种电荷聚集。在某些实施例中，诸如图3所示的高电阻率器件不包括子集电极区和P阱之间的沟槽。P阱可以用于限制耗尽区的宽度，由此增加在η阱/p阱结处的电容。图3所示的实施例包含与P阱相邻地布置的高电阻率植入区。
[0044]图3的晶体管310可以具有与其相关联的一个或多个电压限制元件。例如，图3包含被形成为与晶体管310的子集电极区相距横向距离屯的硅通孔(TSV)。在某些实施例中，选择距离Cl1以便从子集电极延伸的耗尽区在某些高电压状况下可以到达TSV，由此允许通过TSV来分流电流到地。因此，TSV可以提供电压限制功能，其中距离Cl1至少部分地确定该电压限制电平。在某些实施例中，距离屯小于大约40 μπι。例如，距离Cl1可以小于大约35 μπι。在某些实施例中，距离屯小于大约30 μm。例如，距离d i可以在大约15 μm和25μπι之间，或在大约ΙΟμ??和15μπι之间。在一个实施例中，距离(I1是大约20 μ m。例如，可以在WLAN功率放大器中使用大约20 μπι的距离屯。在另一实施例中，距离屯可以是大约6μπι或更小。
[0045]在较低电阻率应用中，可能期望TSV比在高电阻率应用中更靠近地放置，以便实现相同的限制电压电平。在某些实施例中，TSV包含用于提供与TSV的电连接的触盘。TSV可以穿通过基底以与背面金属平面或区电接触，其可以为晶体管310的一个或多个元件提供地基准。在某些实施例中，TSV向硅界面提供金属，其可能取决于金属功函数可以呈现欧姆或肖特基接触。可替换的，TSV可以包括绝缘衬里；然而，由于关于TSV的绝缘可以至少部分地防止如此处所描述的钳位行为，使用TSV绝缘可能未必增加成本和或/负面地影响钳位功能。
[0046]图3还图示了提供在子集电极区和晶圆的背面之间的距离垂直距离的尺寸d2。在某