些实施例中，距离d2可以允许如在此描述的电压钳位，其中，在晶体管器件310的一个或多个端子处出现高于某一阈值的电压的情况下，电荷可以经由背面金属而传播到地。为了设计和/或实现期望的电压钳位距离d2，，可以实施其中基底晶圆的背面可以被背磨(back-grind)以将尺寸d2减少到期望的距离的工艺。在某些实施例中，晶圆可以被背磨使得距离(12具有小于100 μπι的值。例如，距离d2可以具有大约80-90 μπι之间或更小的值。在某些实施例中，距离d2可以具有小于50 μπι的值。例如，距离d2可以具有大约20 μπι或更小的值。
[0047]使用一个或多个TSV来限制集电极电压可以有利地提供过电压保护，而不需要TSV以外的额外电路。由于耗尽区形成在某些半导体配置中是固有的，因此在此公开的系统和方法可以被配置为利用这种固有表现来改善性能。另外，在此公开的解决方案可以提供以下优点中的一个或多个:相对小/紧凑的设计；相对便宜的制造；实质上完整的恢复能力；相对快速的恢复；消除或减少由于晶体管骤回(snapback)而导致的氧化物损坏。
[0048]距离Cl1 (或d2)的计算和设计可以至少部分地取决于采用的相关模块机制和/或电路的操作的相关功率电平。也就是说，选择的距离可以基于相关联的放大器正放大的信号的类型。例如，对于正交频分复用(OFDM)解决方案，其通常可能涉及相对高的峰值均值功率(PAPR)(例如802.1lac)(诸如大约7_8dB或更大)，可能期望距离Cl1 (或d2)相对更长以防止不期望的信号失真。另一方面，对于更低的PAPR模块(诸如频移键控(FSK)等)，可能/可期望距离Cl1(或d2)相对较短，以便更有效地钳位不希望的电压。另外，如果在放大器(或其他设备)中产生的功率电平高(例如，20dBm或更高)，则距离Cl1 (或d2)可以比在对应的更低功率解决方案中的相对更大。
[0049]虽然此处在功率放大器器件的环境下公开包含电压钳位TSV放置或尺寸设计的系统/设备的某些实施例，但是在此公开的原理可适用于其他设备/系统。例如，可能期望利用如在此描述的电压钳位，用于包含如下端子的任何半导体器件，可期望该端子至少部分地防止在该端子处出现的电压构造为高于特定电平或阈值。可以结合如此处描述的一个或多个电压钳位特征而形成的器件的例子可以包含比较器、操作放大器、二极管等。例如，易受静电放电影响的任何器件可以有益地包含电压钳位特征，这可以提供对相关联的电路的一个或多个区的保护。
[0050]图4图示一个或多个双极型晶体管410 (例如NPN)的俯视图，所述一个或多个双极型晶体管410具有在其附近放置的一个或多个过电压保护TSV。一个或多个晶体管410可以包含多个集电极区403、基极区405和发射极区407。在某些实施例中，一个或多个晶体管410可以包括公共-发射极放大器。
[0051]所示的器件布局400还可以包含被配置为将一个或多个双极型晶体管410电耦合到一个或多个硅通孔7a_d的一个或多个金属或其他导电形式或组件(未示出)，其可以包括例如钨或其他金属。具体地，可以在一个或多个晶体管410的一个或多个发射极触头和一个或多个TSV之间耦合(一个或多个)金属连接器结构。一个或多个附加的金属或其他导电形式或片416可以被形成或置于与一个或多个通孔7a-d相接触，其可以至少部分地将一个或多个通孔7a-d彼此电耦合和/或电耦合到(一个或多个)晶体管410。
[0052]该一个或多个晶体管410可以至少部分地被一个或多个掺杂的阱区419 (例如p阱)和/或沟槽421围绕，其可以提供一个或多个晶体管410相对于系统400的一个或多个相邻器件或组件的电隔离。
[0053]测量从子集电极(例如η+子集电极)的边缘到一个或多个TSV 7a_d的横向尺寸的尺寸屯可以被设计为提供在此描述的电压钳位。另外，尺寸d 1可以具有以上参考图3所描述的值。也就是说，(一个或多个)TSV与(一个或多个)晶体管410的距离可能导致雪崩，其中，自由载流子趋于从子集电极区流向由(一个或多个)TSV呈现的接地路径，由此有效地以相对急剧的方式钳位在晶体管410的一个或多个端子处的电压。
[0054]虽然子集电极和TSV之间的载流子的流动通常可能在桥接在子集电极和TSV之间的块基底的区中产生增加的热能，但是这种区的相对高的电阻可以实质上防止处于钳位状况的器件的潜在地损坏过热。也就是说，该区的电阻可以有效地提供负反馈，来实质地防止电流增加到超过某一点。图5图示根据本公开的一个或多个实施例的用于制造具有硅通孔过电压保护的放大器器件的工艺500的流程图。工艺500可以涉及根据SiGe BiCMOS技术来制造双极型晶体管。在某些优选实施例中，以最小化放大器器件对过电压状况的易感性的方式来实行该工艺。该工艺500可以涉及在方框510处提供可以使用例如硅籽生长的高电阻率块硅基底的至少一部分。当生长高电阻率基底时，可期望以保持具有相对严格控制的电阻率的方式来进行，该电阻率可以极大地取决于基底中存在的氧沉淀物(Oi)的量。也就是说，可期望生长基底，该基底的电阻率和本征载流子类型(P相对于η)不倾向于在接下来的工艺期间实质地更改。在某些实施例中，在块基底中的过量氧沉淀物可能导致在制造SiGe和CMOS工艺期间的类型转换，诸如从P型到η型。类型转换可能导致耗尽宽度的实质增加，导致在器件之间的不期望的干扰或穿通。
[0055]如上结合图3所示，该工艺500还可以包含在晶圆的某些区中植入低电阻率植入物。例如，这种低电阻率植入物可以被配置使得各种RF器件可以至少部分地被该植入物围绕，和/或各种非RF器件可以被形成在该植入物上。低电阻率植入物可以允许通过限制耗尽宽度来使得一个或多个器件和底层基底之间有效地接触。
[0056]在方框530处，在基底上形成一个或多个有源器件。这种器件的例子可以包含各种类型的晶体管。如上所述，在高电阻率硅晶圆的制造工艺期间，相对低电阻率硅的外延层可以形成在晶圆的上表面上。因此，该工艺500可以包含步骤540，其涉及破坏低电阻率外延层在所选区中的至少一部分，以恢复基底在那些区中的高电阻率特性。在方框540图示该步骤，且可以通过用氩气来处理基底的表面、由此至少部分地破坏在该区中的晶格来执行该步骤。
[0057]在方框550处，在基底中形成一个或多个硅通孔。例如，TSV可以提供通过块半导体基底和/或基底的高电阻率部分到背面金属等的电连接。TSV可以被形成为与一个或多个有源器件的子集电极部分相距期望的距离，使得TSV为(一个或多个)器件提供至少部分的过电压保护。在方框560处，工艺500涉及使用(一个或多个)TSV来限制一个或多个有源器件上的电压。
[0058]图6Α图示示出了块硅电阻率和耗尽宽度之间的可能的关系的图。如在此描述的，TSV可以位于与器件子集电极区相距预定距离处，以允许在某些高电压状况下耗尽区延伸到(一个或多个)TSV壁。如图6A的图所展示的，这种距离可以至少部分地取决于底层基底的电阻率。虽然在此在高电阻率块基底的环境中描述了某些实施例，但是描述的原理可适用于任何实际的电阻率特性，其中，(一个或多个)TSV的放置可以在更大的相对距离处，以用于更高电阻率应用。
[0059]图6B图示了基底掺杂水平和电阻率之间的可能的关系的图。在某些实施例中，基底电阻率可以由受体/供体(acceptor/donor)浓度水平来控制和/或确定。如上所述，基底电阻率可以确定要在哪里形成(一个或多个)过电压保护TSV来实现给定的电压极限电平。
[0060]图7A-7D是示出具有置于与η型扩散(或P型，取决于晶体管配置)相距各种距离处的TSV的晶体管的潜在的穿通表现的图。总体的，图7A-D的曲线展示了 TSV邻近配置的谐波相对于DC特性的相关性。
[0061]图7Α的图示出了 η型扩散边缘和TSV之间的泄漏电流。图7Α包含对应于例如20 μπι的TSV距离的第一曲线以及对应于例如40 μπι的TSV距离的第二曲线。可以在图7Α中看出，在大约20 μπι的TSV距离的实施例中，可能在大约4V的DC电压电平处开始经历穿通，而在大约40 μπι的TSV距离的实施例中，可能直到大约14V或某个其他值才经历穿通。
[0062]图7Β示出相对于输入功率和输出功率的一次谐波特性的表现。图7C示出二次谐波特性的表现，而图7D示出三次谐波特性的表现。一个或多个图中的数据可以对应于如上所述的其中在第一配置中主要外延硅被置于耗尽区之上的晶体管配置或其中存在深P型阱的晶体管配置。因为主要在P型阱之下的深度处经历相关泄漏电流，因此在某些实施例中该阱的存在可能不对穿通有显著影响。
[0063]虽然某些图可能是DC表现的代表，所展示的原理还可以适用于大信号AC状况。在某些实施例中，在RF激励下，可以以与DC类似的方式经历穿通。图7A-7D的图展示了 TSV距离对泄漏和/或谐波性能可以具有实质影响。
[0064]在一些实施例中，可以在诸如封装模块的模块中实现具有在此描述的一个或多个特征的裸芯。在图8Α(平面图)和SB (侧面图)中示出这种模块的例子。模块800被示出为包含封装基底802。这种封装基底可以被配置为容纳多个组件，且可以包含例如层压基底。在封装基底802上安装的组件可以包含一个或多个裸芯。在所示的例子中，具有在此描述的过电压保护的功率放大器(PA) 810的裸芯809被示出为安装在封装基底802上。裸芯809可以通过诸如连接焊线806的连接而电连接到该模块的其他部件。这种连接焊线可以形成在在裸芯809上形成的触盘808和在封装基底802上形成的触盘804之间。在一些实施例中，一个或多个表面安装器件(SMD) 812可以被安装在封装基底802上以有助于模块800的各种功能。