电压缓冲放大器的制造方法
【专利摘要】本发明公开了一种电压缓冲放大器，包括：主体放大电路和自适应电路；主体放大电路的工作电流大小由第一电流沉决定；自适应电路为第一电流沉提供镜像电流并根据主体放大电路的工作状态自动调节第一电流沉的电流大小；当正反相输入端的电压相等时，自适应电路使第一电流沉的电流为第一值；当正反相输入端的电压不相等时，自适应电路使第一电流沉的电流为第二值；第一值小于第二值，通过较小的第一值来降低电压缓冲放大器的功耗；通过较大的第二值来提高所述电压缓冲放大器的输出端充放电速率从而提高摆率。本发明能提高电压缓冲放大器的摆率、提高电压缓冲放大器的建立速度、减少电压缓冲放大器的稳定时间，同时还能降低功耗。
【专利说明】
电压缓冲放大器
技术领域
[0001]本发明涉及一种半导体集成电路，特别是涉及一种电压缓冲放大器。
【背景技术】
[0002]电压缓冲器(voltagebuffer)通常用来提供电路操作所需的电压，以增强其驱动能力，亦同时避免负载影响到电压缓冲器的输出电压。
[0003]电压缓冲器在逐次逼近模数转换器中可以提供采样阶段所需的共模电压，在转换阶段不需要此共模电压，为了节省功耗可以在转换阶段将电压缓冲器关闭。
[0004]由于电压缓冲器建立和稳定需要一定的时间，这会限制模数转换器的速度。另外为使缓冲器在驱动其他模块时，能够快速建立并且稳定下来，缓冲器必须要足够大的摆率和带宽，这就迫使缓冲器需要有很大的静态电流，这导致电压缓冲器电路占据了整个模数转换器很大的功耗。因此一个快速响应并且稳定的低功耗电压缓冲器对整个模数转换器的设计有着重要意义。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种电压缓冲放大器，能提高电压缓冲放大器的摆率、提高电压缓冲放大器的建立速度、减少电压缓冲放大器的稳定时间，同时还能降低功耗。
[0006]为解决上述技术问题，本发明提供的电压缓冲放大器包括:主体放大电路和自适应电路。
[0007]所述主体放大电路的工作电流大小由第一电流沉决定。
[0008]所述自适应电路为所述第一电流沉提供镜像电流并根据所述主体放大电路的工作状态自动调节所述第一电流沉的电流大小。
[0009]当所述主体放大电路的正相输入端和反相输入端的电压相等时，所述自适应电路使所述第一电流沉的电流为第一值。
[0010]当所述主体放大电路的正相输入端和反相输入端的电压不相等时，所述自适应电路使所述第一电流沉的电流为第二值。
[0011]所述第一值小于所述第二值，通过较小的第一值来降低所述电压缓冲放大器的功耗;通过较大的所述第二值来提高所述电压缓冲放大器的输出端充放电速率从而提高摆率。
[0012]进一步的改进是，所述自适应电路包括第一差分放大电路和第二差分放大电路。
[0013]所述第一差分放大电路的正相输入端、所述第二差分放大电路的正相输入端和所述主体放大电路的正相输入端相连，所述第一差分放大电路的反相输入端、所述第二差分放大电路的反相输入端和所述主体放大电路的反相输入端相连。
[0014]所述第一差分放大电路的第一差分反相路径和所述第二差分放大电路的第二差分正相路径的底端都连接到第二电流沉。
[0015]所述第一差分放大电路的第一差分正相路径和所述第二差分放大电路的第二差分反相路径的底端都连接到第三电流沉。
[0016]所述第二差分正相路径和所述第二差分反相路径的顶端都连接同一个第一有源负载电路。
[0017]所述第一有源负载电路的电流通过第一镜像电路镜像到所述第一电流沉。
[0018]所述第二电流沉和所述第三电流沉互为镜像且电流大小都为第三值。
[0019]当所述主体放大电路的正相输入端和反相输入端的电压相等时，所述第一差分反相路径的电流为所述第二差分正相路径的电流的N倍，所述第一差分正相路径的电流为所述第二差分反相路径的电流的N倍，N大于I，所述第一有源负载电路的电流大小为所述第三值乘以2/(Ν+1)，所述第一有源负载电路为所述第一电流沉镜像出大小为第一值的电流。
[0020]当所述主体放大电路的正相输入端和反相输入端的电压不相等时，所述第一差分正相路径和所述第一差分反相路径中有一个电流趋近0、另一个电流趋近所述第三值，所述第二差分正相路径和所述第二差分反相路径中有一个电流趋近0、另一个电流趋近所述第三值，所述第一有源负载电路的电流大小趋近所述第三值，所述第一有源负载电路为所述第一电流沉镜像出大小为第二值的电流。
[0021]进一步的改进是，所述第一差分反相路径由第一匪OS管组成，所述第一差分正相路径由第二 NMOS管组成，所述第二差分反相路径由第三匪OS管组成，所述第二差分正相路径由第四NMOS管组成;所述第一匪OS管和所述第二匪OS管的尺寸相等，所述第三匪OS管和所述第四NMOS管的尺寸相等，所述第一 NMOS管的沟道的宽长比是所述第三NMOS管的沟道的宽长比的N倍。
[0022]所述第一匪OS管的栅极为所述第一差分放大电路的反相输入端，所述第二匪OS管的栅极为所述第一差分放大电路的正相输入端，所述第三匪OS管的栅极为所述第二差分放大电路的反相输入端，所述第四NMOS管的栅极为所述第二差分放大电路的正相输入端。
[0023]进一步的改进是，所述第二电流沉由第五匪OS管组成，所述第三电流沉由第六NMOS管组成。
[0024]所述第五NMOS管的源极和所述第六NMOS管的源极都接地。
[0025]所述第五NMOS管的漏极连接所述第一NMOS管的源极和所述第四NMOS管的源极。
[0026]所述第六NMOS管的漏极连接所述第二NMOS管的源极和所述第三NMOS管的源极。
[0027]所述第五匪OS管的栅极和所述第六NMOS管的栅极都连接到第二镜像电路，所述第二电流沉和所述第三电流沉都通过所述第二镜像电路镜像得到。
[0028]进一步的改进是，所述第二镜像电路包括第七匪OS管，所述第七匪OS管的栅极和源极连接所述第五NMOS管的栅极和所述第六NMOS管的栅极，所述第七NMOS管的源极接地，第一电流源连接到所述第七NMOS管的源极并为所述第二镜像电路提供电流。
[0029]进一步的改进是，所述第一电流源通过第八NMOS管连接到所述第七NMOS管的源极，第九NMOS管的漏极连接所述第七NMOS管的栅极、所述第九NMOS管的源极接地;所述第八WOS管的栅极连接第一控制信号，所述第九匪OS管的栅极连接第二控制信号，所述第一控制信号为高电平以及所述第二控制信号为低电平时所述电压缓冲放大器工作，所述第一控制信号为低电平以及所述第二控制信号为高电平时所述电压缓冲放大器停止工作。
[0030]进一步的改进是，所述第一有源负载电路由第十PMOS管组成，所述第十PMOS管的源极连接电源电压，所述第十PMOS管的栅极和漏极都连接所述第三NMOS管的漏极。
[0031]进一步的改进是，所述第一镜像电路由第^^一PMOS管和第十二匪OS管组成，所述第一电流沉由第十三NMOS管组成。
[0032]所述第十一PMOS管的栅极连接所述第十PMOS管的栅极，所述第十一 PMOS管的源极连接电源电压，所述第十一 PMOS管的漏极连接所述第十二 NMOS管的漏极和栅极以及所述第十三NMOS管的栅极，所述第十二 NMOS管的源极和所述第十三NMOS管的源极都接地。
[0033]进一步的改进是，第十四PMOS管的源极连接电源电压、漏极连接所述第十PMOS管的栅极，所述第十四PMOS管的栅极连接第一控制信号。
[0034]第十五NMOS管的漏极连接所述第十三NMOS管的栅极，所述第十五NMOS管的源极接地，所述第十五NMOS管的栅极连接第二控制信号。
[0035]所述第一控制信号为高电平以及所述第二控制信号为低电平时所述电压缓冲放大器工作，所述第一控制信号为低电平以及所述第二控制信号为高电平时所述电压缓冲放大器停止工作。
[0036]进一步的改进是，第一电阻连接在所述第一NMOS管的漏极和电源电压之间作为所述第一 NMOS管的负载，第二电阻连接在所述第二匪OS管的漏极和电源电压之间作为所述第二NMOS管的负载。
[0037]进一步的改进是，所述主体放大电路包括由第十六匪OS管和第十七匪OS管，所述第十六NMOS管的源极和所述第十七NMOS管的源极都连接所述第一电流沉。
[0038]所述第十六NMOS管的漏极通过第二有源负载电路连接到电源电压;所述第十七NMOS管的漏极通过第三有源负载电路连接到电源电压。
[0039]所述第十六NMOS管的栅极为正相输入端，所述第十七匪OS管的栅极为反相输入端;所述第十七NMOS管的漏极作为电压缓冲放大器的输出端。
[0040]进一步的改进是，所述第二有源负载电路由第十八PMOS管组成，所述第三有源负载电路由第十九PMOS管组成。
[0041]所述第十八PMOS管的源极和所述第十九PMOS管的源极都连接电源电压。
[0042]所述第十八PMOS管的栅极和漏极连接所述第十九PMOS管的栅极以及所述第十六NMOS管的漏极。
[0043 ]所述第十九PMOS管的漏极连接所述第十七NMOS管的漏极。
[0044]进一步的改进是，第二十PMOS管的源极连接电源电压、漏极连接所述第十八PMOS管的栅极，所述第二十PMOS管的栅极连接第一控制信号。
[0045]本发明电压缓冲放大器通过设置自适应电路，能够自动根据电路的工作情况自适应的控制主体放大电路的第一电流沉的大小并从而控制主体放大电路的工作电流大小，电压缓冲放大器在稳定之前主体放大电路的正反相输入端的电压会不等，自适应电路能够为第一电流沉镜像较大的电流，从而能提高电压缓冲放大器的摆率、提高电压缓冲放大器的建立速度、减少电压缓冲放大器的稳定时间。在电压缓冲放大器稳定之后，自适应电路能够为第一电流沉镜像较低的电流，从而能降低电路功耗;所以本发明消除了现有技术中提高电路建立速度需要较大电流而降低电路功耗需要较小电流之间的矛盾，从而能同时实现提高建立速度以及降低功耗。
【附图说明】
[0046]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0047]图1是本发明第一实施例的电路图；
[0048]图2是图1所示电路的第一建立过程的电流示意图；
[0049]图3是图1所示电路的第二建立过程的电流示意图；
[0050]图4是本发明第二实施例的电路图；
[0051]图5是本发明第二实施例的应用图。
【具体实施方式】
[0052]如图1所示，是本发明第一实施例的电路图，本发明第一实施例电压缓冲放大器101包括:主体放大电路102和自适应电路103。
[0053 ]所述主体放大电路102的工作电流大小由第一电流沉决定。
[0054]所述自适应电路103为所述第一电流沉提供镜像电流并根据所述主体放大电路102的工作状态自动调节所述第一电流沉的电流大小。
[0055]当所述主体放大电路102的正相输入端和反相输入端的电压相等时，所述自适应电路103使所述第一电流沉的电流为第一值。
[0056]当所述主体放大电路102的正相输入端和反相输入端的电压不相等时，所述自适应电路103使所述第一电流沉的电流为第二值。
[0057]所述第一值小于所述第二值，通过较小的第一值来降低所述电压缓冲放大器的功耗;通过较大的所述第二值来提高所述电压缓冲放大器的输出端充放电速率从而提高摆率。
[0058]本发明第一实施例中，所述自适应电路103包括第一差分放大电路和第二差分放大电路。
[0059]所述第一差分放大电路的正相输入端、所述第二差分放大电路的正相输入端和所述主体放大电路102的正相输入端相连并接正相输入信号VIP，所述第一差分放大电路的反相输入端、所述第二差分放大电路的反相输入端和所述主体放大电路102的反相输入端相连并接反相输入信号VIN。
[0060]所述第一差分放大电路的第一差分反相路径和所述第二差分放大电路的第二差分正相路径的底端都连接到第二电流沉。
[0061]所述第一差分放大电路的第一差分正相路径和所述第二差分放大电路的第二差分反相路径的底端都连接到第三电流沉。
[0062]所述第二差分正相路径和所述第二差分反相路径的顶端都连接同一个第一有源负载电路。
[0063]所述第一有源负载电路的电流通过第一镜像电路镜像到所述第一电流沉。
[0064]所述第二电流沉和所述第三电流沉互为镜像且电流大小都为第三值。
[0065]当所述主体放大电路102的正相输入端和反相输入端的电压相等时，所述第一差分反相路径的电流为所述第二差分正相路径的电流的N倍，所述第一差分正相路径的电流为所述第二差分反相路径的电流的N倍，N大于1，所述第一有源负载电路的电流大小为所述第三值乘以2/(Ν+1)，所述第一有源负载电路为所述第一电流沉镜像出大小为第一值的电流。
[0066]当所述主体放大电路102的正相输入端和反相输入端的电压不相等时，所述第一差分正相路径和所述第一差分反相路径中有一个电流趋近0、另一个电流趋近所述第三值，所述第二差分正相路径和所述第二差分反相路径中有一个电流趋近0、另一个电流趋近所述第三值，所述第一有源负载电路的电流大小趋近所述第三值，所述第一有源负载电路为所述第一电流沉镜像出大小为第二值的电流。
[0067]较佳为，所述第一差分反相路径由第一NMOS管Ml组成，所述第一差分正相路径由第二 NMOS管M2组成，所述第二差分反相路径由第三匪OS管M3组成，所述第二差分正相路径由第四NMOS管M4组成;所述第一匪OS管Ml和所述第二匪OS管M2的尺寸相等，所述第三匪OS管M3和所述第四NMOS管M4的尺寸相等，所述第一 NMOS管Ml的沟道的宽长比是所述第三NMOS管M3的沟道的宽长比的N倍。
[0068]所述第一匪OS管Ml的栅极为所述第一差分放大电路的反相输入端，所述第二NMOS管M2的栅极为所述第一差分放大电路的正相输入端，所述第三NMOS管M3的栅极为所述第二差分放大电路的反相输入端，所述第四NMOS管M4的栅极为所述第二差分放大电路的正相输入端。
[0069 ] 所述第二电流沉由第五NMOS管M5组成，所述第三电流沉由第六NMOS管M6组成。
[0070]所述第五NMOS管M5的源极和所述第六NMOS管M6的源极都接地GND。
[0071 ] 所述第五匪OS管M5的漏极连接所述第一 NMOS管Ml的源极和所述第四匪OS管M4的源极。
[0072]所述第六匪OS管M6的漏极连接所述第二 NMOS管M2的源极和所述第三匪OS管M3的源极。
[0073]所述第五匪OS管M5的栅极和所述第六NMOS管M6的栅极都连接到第二镜像电路，所述第二电流沉和所述第三电流沉都通过所述第二镜像电路镜像得到。
[0074]所述第二镜像电路包括第七匪OS管M7，所述第七NMOS管M7的栅极和源极连接所述第五NMOS管M5的栅极和所述第六NMOS管M6的栅极，所述第七NMOS管M7的源极接地GND，第一电流源IDC连接到所述第七NMOS管M7的源极并为所述第二镜像电路提供电流。
[0075]所述第一有源负载电路由第十PMOS管MlO组成，所述第十PMOS管MlO的源极连接电源电压VDD，所述第十PMOS管MlO的栅极和漏极都连接所述第三NMOS管M3的漏极。
[0076]述第一镜像电路由第^^一PMOS管Mll和第十二匪OS管M12组成，所述第一电流沉由第十三NMOS管Ml 3组成。
[0077]所述第^^一PMOS管MlI的栅极连接所述第十PMOS管MlO的栅极，所述第^^一PMOS管Ml I的源极连接电源电压VDD，所述第^^一PMOS管Ml I的漏极连接所述第十二 NMOS管M12的漏极和栅极以及所述第十三匪OS管M13的栅极，所述第十二匪OS管M12的源极和所述第十三NMOS管Ml 3的源极都接地GND。
[0078]第一电阻Rl连接在所述第一匪OS管Ml的漏极和电源电压VDD之间作为所述第一匪OS管Ml的负载，第二电阻R2连接在所述第二 NMOS管M2的漏极和电源电压VDD之间作为所述第二 NMOS管M2的负载。
[0079]所述主体放大电路102包括由第十六NMOS管M16和第十七匪OS管M17，所述第十六匪OS管M16的源极和所述第十七匪OS管M17的源极都连接所述第一电流沉即连接第十三NMOS管M13的漏极。
[0080]所述第十六NMOS管M16的漏极通过第二有源负载电路连接到电源电压VDD;所述第十七NMOS管M17的漏极通过第三有源负载电路连接到电源电压VDD。
[0081 ]所述第十六NMOS管M16的栅极为正相输入端，所述第十七NMOS管M17的栅极为反相输入端;所述第十七NMOS管M17的漏极作为电压缓冲放大器的输出端。
[0082]所述第二有源负载电路由第十八PMOS管M18组成，所述第三有源负载电路由第十九PMOS管Ml 9组成。
[0083]所述第十八PMOS管M18的源极和所述第十九PMOS管M19的源极都连接电源电压VDD0
[0084]所述第十八PMOS管M18的栅极和漏极连接所述第十九PMOS管M19的栅极以及所述第十六NMOS管M16的漏极。
[0085]所述第十九PMOS管M19的漏极连接所述第十七NMOS管M17的漏极。
[0086]由图1所示可知，在本发明第一实施例的电压缓冲放大器稳定工作时，此时正相输入信号VIP和反相输入信号VIN大小相等，所述第一差分反相路径即所述第一 NMOS管Ml的电流为所述第二差分正相路径即所述第四NMOS管M4的电流的N倍，所述第一差分正相路径即第二匪OS管M2的电流为所述第二差分反相路径即所述第三匪OS管M3的电流的N倍，所述第一有源负载电路即第十NMOS管MlO的电流大小为具有较小电流值的所述第四NMOS管M4和所述第三NMOS管M3的电流的叠加，为所述第三值乘以2/(Ν+1)，所述第一有源负载电路为所述第一电流沉镜像出大小为第一值的电流，所以此时第一电流沉具有较小的电流，该电流平均后分别流入第十六NMOS管M16和第十七NMOS管M17，这能够在电路稳定时降低功耗。
[0087]电压缓冲放大器不稳定时，这会有两种情况:
[0088]如图2所示，是图1所示电路的第一建立过程的电流示意图；第一种情况为正相输入信号VIP的值大于反相输入信号VIN的值，此时第二匪OS管M2和第四NMOS管M4具有较大电流，第一 NMOS管Ml和第三NMOS管M3的电流趋近于O，而第六NMOS管M6的电流基本流入到第二匪OS管M2中，第五匪OS管M5的电流基本流入到第四匪OS管M4中并进而流入到第十PMOS管MlO中，并通过第^^一匪OS管MlI和第十二匪OS管M12的镜像到第十三匪OS管M13中；第十六NMOS管M16和第十七NMOS管M17中第十六NMOS管M16导通，而第十七NMOS管M17的电流接近O，第十三NMOS管M13的电流流经第十六匪OS管M16和第十八NMOS管M18并镜像到第十九NMOS管Ml 9后实现对反相输入端充电，从而使反相输入信号VINN快速接近正相输入信号VIP，从而能使输出信号VOUT快速稳定，提高摆率，降低建立时间。
[0089]如图3所示，是图1所示电路的第二建立过程的电流示意图；第一种情况为正相输入信号VIP的值小于反相输入信号VIN的值，此时第二匪OS管M2和第四NMOS管M4的电流趋近于O，第一 NMOS管Ml和第三NMOS管M3具有较大电流，而第五NMOS管M5的电流基本流入到第一匪OS管Ml中，第六匪OS管M6的电流基本流入到第三匪OS管M3中并进而流入到第十PMOS管MlO中，并通过第^^一匪OS管MlI和第十二匪OS管M12的镜像到第十三匪OS管M13中；第十六NMOS管M16和第十七NMOS管M17中第十六NMOS管M16的电流接近O，而第十七NMOS管M17导通，第十三NMOS管M13的电流流经第十七NMOS管M17后实现对反相输入端放电，从而使反相输入信号VINN快速接近正相输入信号VIP，从而能使输出信号VOUT快速稳定，提高摆率，降低建立时间。
[0090]如图4所示，是本发明第二实施例电压缓冲放大器1la的电路图，本发明第二实施例电压缓冲放大器1la是在第一实施例电压缓冲放大器101的基础上做进一步得到，具体为，本发明第二实施例还包括:
[0091]所述第一电流源IDC通过第八匪OS管M8连接到所述第七匪OS管M7的源极，第九NMOS管的漏极连接所述第七NMOS管M7的栅极、所述第九NMOS管M9的源极接地GND;所述第八NMOS管M8的栅极连接第一控制信号PU，所述第九NMOS管M9的栅极连接第二控制信号H)。
[0092]第十四PMOS管M14的源极连接电源电压VDD、漏极连接所述第十PMOS管MlO的栅极，所述第十四PMOS管M14的栅极连接第一控制信号PU。
[0093]第十五NMOS管M15的漏极连接所述第十三NMOS管M13的栅极，所述第十五NMOS管M15的源极接地GND，所述第十五NMOS管M15的栅极连接第二控制信号H)。
[0094]第二十PMOS管M20的源极连接电源电压VDD、漏极连接所述第十八PMOS管M18的栅极，所述第二十PMOS管M20的栅极连接第一控制信号PU。
[0095]所述第一控制信号PU为高电平以及所述第二控制信号PD为低电平时所述电压缓冲放大器工作，所述第一控制信号PU为低电平以及所述第二控制信号ro为高电平时所述电压缓冲放大器停止工作。
[0096]如图5是本发明第二实施例的应用图，电阻R3和R4对电源电压VDD进行分压得到输入电压VCM输入到电压缓冲放大器1la的正相输入端即+端，PMOS管M21的源漏连接在电阻R3的顶端和电源电压VDD之间用于控制电阻R3的顶端和电源电压VDD的连接;PMOS管M2 2连接在电阻R4的底端和地GND之间用于控制电阻R4的底端和地GND的连接，PMOS管M21的栅极连接第二控制信号PD，PM0S管M22的栅极连接所述第一控制信号PU。电压缓冲放大器1la的输出端连接到反相输入端即-端也即输出信号VOUT连接反相输入信号VIN。输出信号VOUT连接到负载电路102。电压缓冲放大器1la接成单位增益形式，当所述第一控制信号PU是高电平，第二控制信号ro是低电平时，电压缓冲放大器1la开始工作，使输出电压VOUT跟随输入电压VCM。
[0097]当第一控制信号PU是低电平，第二控制信号PD是高电平时，电压缓冲放大器1la停止工作。此时负载电路102可能会改变输出端的电压值即输出电压VOUT的值。
[0098]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种电压缓冲放大器，其特征在于，包括:主体放大电路和自适应电路； 所述主体放大电路的工作电流大小由第一电流沉决定； 所述自适应电路为所述第一电流沉提供镜像电流并根据所述主体放大电路的工作状态自动调节所述第一电流沉的电流大小； 当所述主体放大电路的正相输入端和反相输入端的电压相等时，所述自适应电路使所述第一电流沉的电流为第一值； 当所述主体放大电路的正相输入端和反相输入端的电压不相等时，所述自适应电路使所述第一电流沉的电流为第二值； 所述第一值小于所述第二值，通过较小的第一值来降低所述电压缓冲放大器的功耗；通过较大的所述第二值来提高所述电压缓冲放大器的输出端充放电速率从而提高摆率。2.如权利要求1所述电压缓冲放大器，其特征在于:所述自适应电路包括第一差分放大电路和第二差分放大电路； 所述第一差分放大电路的正相输入端、所述第二差分放大电路的正相输入端和所述主体放大电路的正相输入端相连，所述第一差分放大电路的反相输入端、所述第二差分放大电路的反相输入端和所述主体放大电路的反相输入端相连； 所述第一差分放大电路的第一差分反相路径和所述第二差分放大电路的第二差分正相路径的底端都连接到第二电流沉； 所述第一差分放大电路的第一差分正相路径和所述第二差分放大电路的第二差分反相路径的底端都连接到第三电流沉； 所述第二差分正相路径和所述第二差分反相路径的顶端都连接同一个第一有源负载电路； 所述第一有源负载电路的电流通过第一镜像电路镜像到所述第一电流沉； 所述第二电流沉和所述第三电流沉互为镜像且电流大小都为第三值； 当所述主体放大电路的正相输入端和反相输入端的电压相等时，所述第一差分反相路径的电流为所述第二差分正相路径的电流的N倍，所述第一差分正相路径的电流为所述第二差分反相路径的电流的N倍，N大于I，所述第一有源负载电路的电流大小为所述第三值乘以2/(Ν+1)，所述第一有源负载电路为所述第一电流沉镜像出大小为第一值的电流； 当所述主体放大电路的正相输入端和反相输入端的电压不相等时，所述第一差分正相路径和所述第一差分反相路径中有一个电流趋近O、另一个电流趋近所述第三值，所述第二差分正相路径和所述第二差分反相路径中有一个电流趋近O、另一个电流趋近所述第三值，所述第一有源负载电路的电流大小趋近所述第三值，所述第一有源负载电路为所述第一电流沉镜像出大小为第二值的电流。3.如权利要求2所述电压缓冲放大器，其特征在于: 所述第一差分反相路径由第一NMOS管组成，所述第一差分正相路径由第二NMOS管组成，所述第二差分反相路径由第三NMOS管组成，所述第二差分正相路径由第四NMOS管组成；所述第一 NMOS管和所述第二WOS管的尺寸相等，所述第三匪OS管和所述第四NMOS管的尺寸相等，所述第一 NMOS管的沟道的宽长比是所述第三NMOS管的沟道的宽长比的N倍； 所述第一匪OS管的栅极为所述第一差分放大电路的反相输入端，所述第二 NMOS管的栅极为所述第一差分放大电路的正相输入端，所述第三NMOS管的栅极为所述第二差分放大电路的反相输入端，所述第四NMOS管的栅极为所述第二差分放大电路的正相输入端。4.如权利要求3所述电压缓冲放大器，其特征在于:所述第二电流沉由第五匪OS管组成，所述第三电流沉由第六NMOS管组成； 所述第五NMOS管的源极和所述第六NMOS管的源极都接地； 所述第五NMOS管的漏极连接所述第一 NMOS管的源极和所述第四NMOS管的源极； 所述第六NMOS管的漏极连接所述第二 NMOS管的源极和所述第三NMOS管的源极； 所述第五匪OS管的栅极和所述第六WOS管的栅极都连接到第二镜像电路，所述第二电流沉和所述第三电流沉都通过所述第二镜像电路镜像得到。5.如权利要求4所述电压缓冲放大器，其特征在于:所述第二镜像电路包括第七NMOS管，所述第七匪OS管的栅极和源极连接所述第五NMOS管的栅极和所述第六NMOS管的栅极，所述第七NMOS管的源极接地，第一电流源连接到所述第七NMOS管的源极并为所述第二镜像电路提供电流。6.如权利要求5所述电压缓冲放大器，其特征在于:所述第一电流源通过第八NMOS管连接到所述第七匪OS管的源极，第九匪OS管的漏极连接所述第七匪OS管的栅极、所述第九WOS管的源极接地;所述第八匪OS管的栅极连接第一控制信号，所述第九NMOS管的栅极连接第二控制信号，所述第一控制信号为高电平以及所述第二控制信号为低电平时所述电压缓冲放大器工作，所述第一控制信号为低电平以及所述第二控制信号为高电平时所述电压缓冲放大器停止工作。7.如权利要求3所述电压缓冲放大器，其特征在于:所述第一有源负载电路由第十PMOS管组成，所述第十PMOS管的源极连接电源电压，所述第十PMOS管的栅极和漏极都连接所述第三NMOS管的漏极。8.如权利要求7所述电压缓冲放大器，其特征在于:所述第一镜像电路由第十一PMOS管和第十二 NMOS管组成，所述第一电流沉由第十三NMOS管组成； 所述第十一 PMOS管的栅极连接所述第十PMOS管的栅极，所述第十一 PMOS管的源极连接电源电压，所述第十一 PMOS管的漏极连接所述第十二 NMOS管的漏极和栅极以及所述第十三NMOS管的栅极，所述第十二 NMOS管的源极和所述第十三NMOS管的源极都接地。9.如权利要求8所述电压缓冲放大器，其特征在于:第十四PMOS管的源极连接电源电压、漏极连接所述第十PMOS管的栅极，所述第十四PMOS管的栅极连接第一控制信号； 第十五匪OS管的漏极连接所述第十三匪OS管的栅极，所述第十五匪OS管的源极接地，所述第十五NMOS管的栅极连接第二控制信号； 所述第一控制信号为高电平以及所述第二控制信号为低电平时所述电压缓冲放大器工作，所述第一控制信号为低电平以及所述第二控制信号为高电平时所述电压缓冲放大器停止工作。10.如权利要求3所述电压缓冲放大器，其特征在于:第一电阻连接在所述第一NMOS管的漏极和电源电压之间作为所述第一匪OS管的负载，第二电阻连接在所述第二 NMOS管的漏极和电源电压之间作为所述第二 NMOS管的负载。11.如权利要求1-10中任一权利要求所述电压缓冲放大器，其特征在于:所述主体放大电路包括由第十六NMOS管和第十七NMOS管，所述第十六NMOS管的源极和所述第十七NMOS管的源极都连接所述第一电流沉； 所述第十六NMOS管的漏极通过第二有源负载电路连接到电源电压;所述第十七NMOS管的漏极通过第三有源负载电路连接到电源电压； 所述第十六匪OS管的栅极为正相输入端，所述第十七匪OS管的栅极为反相输入端；所述第十七NMOS管的漏极作为电压缓冲放大器的输出端。12.如权利要求11所述电压缓冲放大器，其特征在于:所述第二有源负载电路由第十八PMOS管组成，所述第三有源负载电路由第十九PMOS管组成； 所述第十八PMOS管的源极和所述第十九PMOS管的源极都连接电源电压； 所述第十八PMOS管的栅极和漏极连接所述第十九PMOS管的栅极以及所述第十六匪OS管的漏极； 所述第十九PMOS管的漏极连接所述第十七NMOS管的漏极。13.如权利要求12所述电压缓冲放大器，其特征在于: 第二十PMOS管的源极连接电源电压、漏极连接所述第十八PMOS管的栅极，所述第二十PMOS管的栅极连接第一控制信号。
【文档编号】H03F1/02GK106059503SQ201610373501
【公开日】2016年10月26日
【申请日】2016年5月31日
【发明人】张斌
【申请人】上海华虹宏力半导体制造有限公司