半导体器件制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，特别是涉及一种半导体器件的CMOS集成方法。
【背景技术】
[0002]随着CMOS器件特征尺寸缩小到22纳米技术节点及以下，高k栅介质/金属栅MOS器件的金属栅叠层结构的材料选择、制备以及等效功函数调节都是技术难点。
[0003]为保证满足器件的需求，普遍采用双金属栅结构，即=NMOFET采用钛铝等低金属功函数的材料作为金属功函数层，PM0SFET采用氮化钛等高金属功函数的材料作为金属功函数层。然而，双金属栅材料的选择大大增加了 CMOS集成的难度，尤其后栅工艺制备的栅叠层填充孔越来越小，使得金属栅材料的填充也越来越难，对金属栅叠层厚度的要求也越来越高。因此，如何简化CMOS集成工艺，如何减薄整个栅叠层的厚度成为了一个填充亟需解决的主要问题。
【发明内容】
[0004]由上所述，本发明的目的在于克服上述技术困难，提出一种创新性半导体制造方法-一种简单的不采用刻蚀阻挡层(etch stop layer)的CMOS集成方法。
[0005]为此，本发明提供了一种半导体器件制造方法，包括:在衬底上形成多个第一栅极沟槽和多个第二栅极沟槽；在所述多个第一栅极沟槽和多个第二栅极沟槽中形成栅极介质层；在所述栅极介质层上形成第二金属功函数调节层；选择性调节所述多个第一栅极沟槽中的第二金属功函数调节层的厚度；在所述第二金属功函数调节层上形成第一金属功函数调节层；在所述第一金属功函数调节层上形成扩散阻挡层；在所述扩散阻挡层上形成栅极金属层。
[0006]其中，衬底包括S1、Ge、应变硅、GeSi, GaN, GaAs, InP, GaInAs, InSb、石墨烯、SiC,
碳纳管、SOI及其组合。
[0007]其中，栅极介质层包括高k材料，所述高k材料包括:选自Hf02、HfS1x, HfS1N,HfAlON,HfLaON,HfAlOx,HfTaOx,HfLaOx,HfAlS1x,HfLaS1x 的铪基氧化物材料；选自 Ce02、ZrO2, La203、LaA103、LaLuO3> T12, Y2O3的稀土基氧化物；A1203 ；以其上述材料的复合层。其中，采用ALD、CVD、PVD及其组合的方法形成所述栅极介质层。其中，栅极介质层的厚度为L 5 ?4nm。
[0008]其中，形成栅极介质层之前进一步包括，在所述多个第一栅极沟槽和多个第二栅极沟槽中形成界面层。其中，所述界面层材质包括选自Si02、S1xNy及其组合的硅的氧化物，厚度为0.4?2nm。
[0009]其中，采用ALD、PVD、CVD、MOCVD、PEALD及其组合的方法形成所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层和/或栅极金属层。
[0010]其中，所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层的材质包括:TiN、TaN、TiAl、TiC及其组合。其中，所述第二金属功函数调节层的厚度为0.5?10nm。其中，所述第一金属功函数调节层的厚度为2?20nm。其中，所述扩散阻挡层的厚度为0.5?1nm0
[0011]其中，所述第二金属功函数调节层和/或第一金属功函数调节层和/或扩散阻挡层为单层、或者不同工艺形成的相同材料的叠层、或者不同/相同工艺形成的不同材料的置层。
[0012]其中，所述选择性调节所述多个第一栅极沟槽中的第二金属功函数调节层的厚度的步骤进一步包括:形成掩模层，覆盖至少一部分第二栅极沟槽并且露出至少一部分第一栅极沟槽；刻蚀第一栅极沟槽中露出的一部分第二金属功函数调节层，以减小其厚度。其中，所述刻蚀包括干法刻蚀和/或湿法刻蚀。其中，控制所述刻蚀的工艺参数以控制第一栅极沟槽中第二金属功函数调节层的剩余厚度。其中，所述剩余厚度为原始厚度的1/6?2/3。
[0013]其中，刻蚀之后进一步包括，去除所述掩模层。
[0014]其中，所述栅极金属层材质包括:选自Al、Co、N1、Cu、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属；所述金属的合金；所述金属的氮化物；上述材料的组合。
[0015]其中，形成栅极金属层之后进一步包括:平坦化所述栅极金属层。
[0016]依照本发明的半导体器件制造方法，通过选择性沉积/刻蚀不同器件区上的多个金属功函数层，简化了 CMOS集成工艺，有利于实现多阈值电压调控，进一步提高了器件性倉泛。
[0017]特别地，本申请先淀积PFET的金属功函数层，再刻蚀NFET上的PFET金属功函数，并通过刻蚀参数的调节来控制NFET上残余的PFET金属功函数量，再淀积NFET的金属功函数层和阻挡层即可实现CMOS工艺。由此，使得本申请具有以下优点:
[0018]I)该专利没有采用刻蚀阻挡层，减小了整个金属栅叠层的厚度更有利于填充，使得CMOS集成更为简单，同时也降低了刻蚀阻挡层对NFET的功函数的反方向影响；
[0019]2)由于NFET的等效金属功函数对capping layer的厚度很敏感,该专利可以通过控制的NFET上的PFET金属功函数层的刻蚀量来实现NFET的multi_Vt (多阈值电压)；
[0020]3)由于PFET对金属功函数层厚度及其制备方法敏感，该专利可以通过在刻蚀NFET上PFET金属功函数层过程中对PFET上的金属功函数层进行部分刻蚀，再结合一层或多层PFET金属功函数的制备(如:PVD TiN/ALD TiN双层)实现PFET的multi_Vt (多阈值电压)。
【附图说明】
[0021]以下参照附图来详细说明本发明的技术方案，其中:
[0022]图1至图7为依照本发明的制造方法各步骤的剖面示意图；以及
[0023]图8为依照本发明的方法的示意性流程图。
【具体实施方式】
[0024]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了简化了 CMOS集成工艺、有利于实现多阈值电压调控的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0025]特别地，在以下图1至图7的剖视图中，左侧区域代表将要最终形成例如NFET的第一有源区域，右侧区域代表将要最终形成例如PFET的第二有源区域，反之亦然。左右两侧区域虽然在图中显示为相邻，然而可以依照实际布图布线布局需要合理调整，两个有源区域之间可以平行、间隔、远离而分布在衬底晶片的相同/不同区域内。
[0026]具体地，如图1所示，采用后栅工艺形成基础结构，并移除假栅极堆叠而形成栅极沟槽。
[0027]提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(GeSi)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、砷化铟镓(GalnAs)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si或SOI。优选地，在衬底I中利用掩模(未示出，可以是氮化硅、氧化硅材质的硬掩模和/或光刻胶的软掩模)刻蚀形成浅沟槽并且沉积填充氧化硅、氮氧化硅等绝缘材料而形成浅沟槽隔离(STI)2。如图1所示，STI2分隔出至少左右两个有源区域，然而如上所述，依照版图布局布线需要，两个有源区域掺杂类型可以相同和/或不同，