具有偏移单元的垂直自旋转移扭矩存储器(sttm)器件及其形成方法
【专利说明】具有偏移单元的垂直自旋转移扭矩存储器(STTM)器件及其形成方法
技术领域
[0001]本发明的实施例属于存储器器件领域，具体而言，属于具有偏移单元的垂直自旋转移扭矩存储器(STTM)器件和制造具有偏移单元的垂直STTM器件的方法。
【背景技术】
[0002]过去几十年间，集成电路中特征的缩放已经是不断增长的半导体产业的驱动力。缩放到越来越小的特征能够实现半导体芯片有限的面积上功能单元的增大的密度。例如，缩放晶体管尺寸容许在芯片上并入增加数量的存储器器件，导致制造具有更大能力的产品。然而，对越来越大能力的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
[0003]自旋扭矩器件的工作基于自旋转移扭矩现象。如果使电子电流通过被称为固定磁性层的磁化层，其在离开时会发生自旋极化。在快速行进隧穿过程的每一个合格电子通过电介质层时，其自旋(其被称为电子的“本征”角动量)将影响被称为自由磁性层的下一磁性层中的磁化，导致小的变化。通过角动量守恒原理，这引起扭矩导致的磁化的进动。由于电子的反射，扭矩还被施加到相关联的固定磁性层(但是磁性层是“钉扎的(pinned)”)的磁化上。最后，如果电流超过一定临界值(由磁性材料及其环境导致的阻尼给出)，则将由通常小于大约10纳秒的电流脉冲切换自由磁性层的磁化。固定磁性层的磁化应保持不变，因为由于几何结构或由于相邻反铁磁性层，相关联的电流在其阈值以下。
[0004]自旋转移扭矩可以用于翻转(flip)磁性随机存取存储器中的有源元件。自旋转移扭矩存储器或STTM相对于使用磁场翻转有源元件的常规磁性随机存取存储器(MRAM)具有更低的功率消耗和更好的可缩放性的优点。然而，在STTM器件的制造和使用领域中仍然需要显著的改进。
【附图说明】
[0005]图1A是示出由于缩放STTM阵列中的单元接近度而引起的对磁场的影响的曲线图。
[0006]图1B是示出由于缩放STTM阵列中的单元接近度而引起的对所需电流的影响的曲线图。
[0007]图2A示出了垂直STTM器件的常规阵列的截面图。
[0008]图2B示出了根据本发明的实施例的垂直STTM器件构成的错位阵列或偏移阵列的截面图。
[0009]图3A-3I示出了根据本发明的实施例的制造垂直STTM器件的阵列的方法的各个操作的截面图。
[0010]图4A-4H示出了根据本发明的另一个实施例的制造垂直STTM器件的阵列的另一种方法的各个操作的截面图。
[0011]图5示出了根据本发明的实施例的用于垂直自旋转移扭矩存储器(STTM)器件的材料层叠置体的截面图
[0012]图6示出了根据本发明的实施例的包括自旋转移扭矩元件的自旋转移扭矩存储器位单元的示意图。
[0013]图7示出了根据本发明的实施例的电子系统的框图。
[0014]图8示出了根据本发明的一种实施方式的计算装置。
【具体实施方式】
[0015]描述了具有偏移单元的垂直自旋转移扭矩存储器(STTM)器件和制造具有增强稳定性的垂直STTM器件的方法。在以下描述中，阐述了很多特定细节，诸如特定的磁性层集成和材料域(regime)，以便提供对本发明的实施例的透彻理解。对于本领域技术人员而言显而易见的是，可以无需这些特定细节来实施本发明的实施例。在其它情况下，未详细描述公知的特征，诸如集成电路设计布局，以免不必要地使本发明的实施例模糊不清。此外，应当理解的是，图中所示的各个实施例是示例性表示，未必是按比例绘制的。
[0016]本文所描述的一个或多个实施例针对用于对垂直STTM系统进行缩放的偏移存储器器件。应用可以包括在嵌入式存储器、嵌入式非易失性存储器(NVM)、磁性随机存取存储器(MRAM)、磁性隧穿结(MTJ)器件、NVM、垂直MTJ、STTM和非嵌入式存储器或独立存储器中的使用。在实施例中，通过使STTM器件的阵列内的相邻单元垂直位错实现垂直STTM器件内的稳定性，如下文更详细地描述的。
[0017]一个或多个实施例针对用于防止或减缓“串扰”(诸如来自STTM阵列中的边缘场)的方法，并且另外涉及提高这种阵列的封装密度。随着STTM缩放到越来越小的尺寸，还通常会因循守旧地缩放各个存储器单元之间的间隔。在某一点上(例如，在某一技术节点上)，单元之间的间隔变得很小，使得来自一个存储器器件的边缘磁场能够影响其邻居的行为，导致降低的寿命和增大的开关电流阈值。
[0018]例如，图1A和IB分别是分别示出了由于缩放STTM阵列中的单元接近度而引起的对磁场的影响和所需电流的曲线图100A和100B。更具体而言，曲线图100A和100B分别关联作为针对三个相邻单元的单元间隔(△(!，以纳米为单位)的函数的磁场(Hdisturt，其也是对单元的稳定性的指示一Hdistmb越强，单元越稳定)或所需结电流(其中，Jc是对器件切换的临界电流密度)。参考曲线图100A和100B，随着Ad的降低(从右向左)，中央“受害者(victim) ”单元B的属性受到干扰源(aggressor)单元A和C的磁场的影响。如果将受害者单元B排列为与单元A和C反平行(分别如顶部阵列102A和102B的情况)，那么随着Δ d的降低，该单元将变得更难翻转，而且更难写入。如果将受害者单元B排列为与单元A和C平行(如底部阵列104A和104B分别所示的情况一样)，那么随着d降低，该单元将变得更易于翻转，而且更易于写入，因而更不稳定。
[0019]曲线图100A和100B中展示的现象示出了本领域尚未解决的问题。一种方法可以是缩小每一个存储元件的尺寸，以使得相邻单元的边缘之间的距离缩小。然而，尺寸的缩小还降低了稳定性，因为稳定性随着元件体积的降低而降低。
[0020]为了从结构上展示相关问题，图2A示出了垂直STTM器件的常规阵列的截面图，而图2B示出了根据本发明的实施例的垂直STTM器件的错位阵列或偏移阵列的截面图。
[0021]参考图2A，例如，垂直STTM器件202A、204A、206A和208A的常规阵列200A例如被设置于底部电极210A上方。垂直STTM器件202A、204A、206A和208A通过负载线212A耦合至底部电极210A(应当理解的是，尽管为了简单起见被示出为公共电极，应当理解的是，可以将每一个器件耦合至其自身相对应的晶体管电极，以形成1T-1STTM单元)。每一个垂直STTM器件202A、204A、206A和208A包括固定磁性层214A、隧穿氧化物层216A和自由磁性层218A。此外，垂直STTM器件202A、204A、206A和208A全都形成于同一平面内(诸如，集成电路的同一后端互连层次内)，器件之间的示范性距离约为10纳米，器件宽度约为40纳米，以及负载线到负载线的距离(有效间距)约为50纳米。在布置200A中，强边缘场可能干扰相邻器件的性能，如图2A中所示，因为间隔大仅约为10纳米。
[0022]相反，参考图2B，例如，垂直STTM器件202B、204B、206B和208B的偏移阵列200B被设置于底部电极210B上方。垂直STTM器件202B、204B、206B和208B通过负载线212B耦合至底部电极210B(应当理解的是，尽管为了简单起见被示为了公共电极，但是应当理解的是，每一个器件耦合至其自身的相对应的晶体管电极，以形成1T-1STTM单元)。每一个垂直STTM器件202B、204B、206B和208B包括固定磁性层214B、隧穿氧化物层216B和自由磁性层218B。然而，与阵列200A不同的是，垂直STTM器件202B、204B、206B和208B形成于两个不同的平面内，其中相邻器件非共面。对于与200A相当的阵列节点而言，器件间的示范性距离保持为10纳米。然而，在大约40纳米的器件宽度的情况下，共面器件(例如，202B和206B共面，而204B和208B共面)之间的间隔约为60纳米。因而共面器件的示范性的负载线到负载线的距离(有效间距)约为100纳米。在示范性实施例中，相邻器件之间的偏移的高度约为100纳米。在布置200B中，共面器件之间(例如，器件204B与208B之间)的边缘场和相邻器件(例如，器件202B与204B之间)的边缘场可能存在，如图2B所示。然而，由于边缘场在偏移的相邻器件之间的或者在非相邻的共面器件之间，因而有边缘场(如果有的话)也相对较弱。由于边缘场弱，因而实质上消除了不稳定性和/或开关电流问题。
[0023]此外，尽管阵列200B内的器件的密度与阵列200A内的器件的密度相同，但是在制造阵列200B中，可以减少光刻限制，如以下联系示范性制造方法更详细地描述的。例如，对于阵列200A，将两个最小间隔特征之间的距离采取为大约50纳米。在代间的0.7X缩放因子的情况下，针对阵列200B的布局(与200A的存储密度相同)，可以采用2倍大的最小特征长度或者采用早两代的光刻限制来对所述单元进行布局。即，阵列200A需要2F图案化，而阵列200B只需4F图案化。在光刻所面对的问题而言，诸如阵列200B的阵列的制造将使得此方法的成本大大降低，尽管需要在两个电介质层上进行图案化，下文将更加详细地描述权衡。在实施例中，与200A相比，随着阵列200B中的存储元件之间的距离的增大，有可能对存储元件之间的距离中的某些进行权衡，以获得更大的密度。