一种晶圆三维集成引线工艺的制作方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种晶圆三维集成引线工艺。
【背景技术】
[0002]随着电子设备及存储器朝着小型化和薄型化发展，对芯片的体积和厚度也有了更高的要求。晶圆的三维集成是一种有效减小芯片体积和厚度的方案，这种技术将两个或者多个功能相同或者不同的芯片通过键合集成在一起，这种集成在保持芯片体积的同时提高了芯片的性能；同时缩短了功能芯片之间的金属互联，使得发热、功耗、延迟大幅度减少；大幅度提高了功能模块之间的带宽，在保持现有技术节点的同时提高了芯片的性能。
[0003]但是，现有技术中晶圆三维集成的通常做法是在晶圆切割后的晶片封装级阶段将I/o金属衬垫PAD引出，无法在晶圆级阶段将I/O金属衬垫PAD制备和引出，所以我们面临一个如何在晶圆级阶段将I/O金属衬垫PAD引出又不影响芯片性能成为本领域研宄人员面临的问题。
【发明内容】
[0004]为了实现上述目的，本申请披露了一种晶圆三维集成引线工艺，包括以下步骤:
[0005]步骤S1、将一第一晶圆与一第二晶圆通过第一晶圆BEOL层与第二晶圆BEOL层通过键合的方式键合在一起；
[0006]步骤S2、刻蚀第二晶圆硅衬底层背面，以形成与第二晶圆BEOL层其中一部分金属互连线对准的开口；
[0007]步骤S3、沉积一隔离层覆盖于第二晶圆硅衬底背面，且所述隔离层还覆盖所述开口的侧壁及其底部；
[0008]步骤S4、刻蚀覆盖所述开口的底部的隔离层和位于所述开口的底部与所述金属互连线之间的所述第二晶圆BEOL层部分，以形成与金属互连线接触的接触孔；
[0009]步骤S5、在所述隔离层上沉积一金属层，同时所述金属层还要附着于所述开口的底部及其侧壁并填充整个所述接触孔；
[0010]步骤S6、刻蚀所述金属层保留位于所述接触孔内的金属以及位于所述开口内的部分金属，以形成一个与所述金属互连线电性连接的PAD金属衬垫。
[0011]上述工艺中，刻蚀形成所述开口的步骤包括:
[0012]先利用研磨技术对第二晶圆硅衬底层背部实施减薄，然后在减薄的硅衬底层的背面旋涂一层光刻胶，以图案化的光刻胶作刻蚀掩膜，刻蚀第二晶圆硅衬底层的从光刻胶中暴露出来的区域形成所述开口，刻蚀终止于第二晶圆BEOL层上，使开口的深度与第二晶圆硅衬底层减薄后的深度相同。且刻蚀过程结束后，剥离残留的光刻胶。
[0013]上述工艺，其中，在所述减薄的硅衬底层的背面覆盖保护层后，再于所述保护层上旋涂所述光刻胶，并以图案化的光刻胶作刻蚀掩膜，依次刻蚀所述保护层和所述第二晶圆硅衬底层，以形成所述开口。
[0014]上述工艺，其中，所述保护层的材质为氧化物、氮化物或氮氧化物。
[0015]上述工艺，刻蚀形成所述开口，在刻蚀第二晶圆硅衬底层形成开口的步骤中，预设第二晶圆硅衬底层被刻蚀掉的区域与第二晶圆BEOL层的一部分金属互连线交叠，且第二晶圆硅衬底被刻蚀掉的部分是第二晶圆硅衬底层中的集成电路空白区(即该区域没有形成任何晶体管单元/晶胞(cell))。
[0016]上述工艺中，在刻蚀形成与第二晶圆BEOL层金属互连线接触的接触孔的步骤中，接触孔的横截面面积小于与接触孔接触的第二晶圆BEOL层金属互连线的宽度尺寸。其中，称视觉范围内较短两边间的距离(即较长边的长度)为金属互连线的宽度尺寸。
[0017]上述工艺中，制备接触孔的步骤包括:
[0018]旋涂一层光刻胶覆盖于隔离层之上，以图案化的光刻胶作刻蚀掩膜，刻蚀终止于金属互连线上且形成横截面尺寸小于开口横截面尺寸的接触孔，且刻蚀结束后剥离残留的光刻胶。
[0019]上述工艺，刻蚀形成PAD金属衬垫，具体步骤包括:
[0020]刻蚀前要旋涂一层光刻胶覆盖于所述沉积金属层之上，然后刻蚀金属层，仅仅将金属层位于所述接触孔内的部分保留但其他的金属层移除掉，刻蚀后，将残留的多余光刻胶除去
[0021]上述发明具有如下优点或者有益效果:
[0022]本发明公布的晶圆三维集成引线工艺工艺，通过采用将一第一晶圆与一第二晶圆键合在一起，然后通过研磨减薄第二晶圆的硅衬底层，通过刻蚀工艺于第二晶圆上形成将位于该第二晶圆中的金属互连线的部分表面予以暴露的接触孔，并于该接触孔中填充金属后形成将上述的金属互连线引出的PAD金属衬垫，以达到维持芯片体积不变的情况下，保持了芯片的高性能，且减少了芯片之间的金属连接，减少发热、功耗、延迟等，同时还能大幅度的提高功能模块之间的带宽，而且不需要特殊的封装(package)工艺就可以在晶圆级将PAD引出，达到了在三维集成的同时将PAD引出的目的，使晶圆三维集成在rafer level下实现的想法得以实现。
[0023]具体
【附图说明】
[0024]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
[0025]图1-2是本发明优选的实施例中使用的第一晶圆和第二晶圆键合以及减薄过程晶圆结构不意图；
[0026]图3-6是本发明优选的实施例中集成晶圆刻蚀开口并覆盖一层绝缘材料过程晶圆结构不意图；
[0027]图7-9是本发明优选的实施例中打开第二晶圆金属上方薄膜过程晶圆结构示意图；
[0028]图10-11是本发明优选的实施例中金属沉积过程晶圆结构示意图；
[0029]图12是本发明实施例中制备的晶圆三维集成引线工艺的集成晶圆的结构示意图。
【具体实施方式】
[0030]下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
[0031]针对上述存在的问题，本发明公开一种晶圆三维集成引线工艺，可用于克服现有技术中晶圆三维集成方法无法在晶圆级阶段将I/O金属衬垫PAD制备和引出的缺陷，虽然可通过在晶圆切割后的晶片封装级阶段将I/O金属衬垫PAD引出，但其会大大影响芯片性能的问题；所以我们面临一个如何在晶圆级阶段将I/O金属衬垫PAD引出又不影响芯片性能的问题。
[0032]如图1-12所示，本实施例涉及一种晶圆三维集成引线工艺结构工艺的工艺，具体包括如下步骤:
[0033]步骤一、提供需要以堆叠式键合连接在一起的一个第一晶圆100和一个第二晶圆200，上述的第一晶圆100和第二晶圆200均可包括内设金属互连线的BEOL层(Back-End-Of-Line，简称BE0L，也即常规所言的后段制程层或互连多层)，和包括内设晶体管单元MOSFET Cell的硅衬底层，通常互联多层BEOL层含有多层金属互连线，硅衬底层中晶体管的各个电极都相应耦合连接到BEOL层内的与之对应的金属互连线上。
[0034]在图1中，第一晶圆100的BEOL层12的上表面裸露着设置好的一个或数个第一晶圆的金属衬垫121，注意第一晶圆100的BEOL层12内更多的金属衬垫并未在图中示意出，而第二晶圆200的BEOL层22裸露的上表面上则设置有一个或数个第二金属衬垫221，第二晶圆200的BEOL层22内则示范性的设置有一个或数个金属互连线222，注意第二晶圆200的BEOL层22内更多的金属互连线并未在图中示意出。
[0035]步骤二、在键合Bonding步骤中，将第一晶圆100和第二晶圆200的BEOL层以面对面的方式予以键合，体现在，翻转第一晶圆100、第二晶圆200两者中之一，例如翻转第二晶圆200后倒装贴合到第一晶圆100的BEOL层12上表面，藉此将第一晶圆100的BEOL层12上表面和第二晶圆200的BEOL层22上表面紧密贴合并键合，其中，当第一晶圆100和第二晶圆200完成键合时，每个第一晶圆金属衬垫121均与一个与其唯一对应的第二晶圆金属衬垫221重合并对接焊接，即形成如图1中所示的结构。
[0036]步骤三、将第一晶圆100和/或第二晶圆200进行研磨减薄，例如利用CMP法研磨第一晶圆100的硅衬底11的背面，或者研磨第二晶圆200的硅衬底21的背面，直至第一晶圆100和/或第二晶圆200减薄至符合预期的目标厚度。在图2中主要是以研磨第二晶圆200的硅衬底21的背面的范例进行描绘的。
[0037]步骤四、在图3中，旋涂一层光刻胶3或光致抗蚀剂层到减薄后的第二晶圆200的硅衬底21的背面，使用常规的光刻技术，曝光显影后，图案化的光刻胶3将形成有从掩模板上转移而来的开口图案或所开设的窗口，然后利用图案化的光刻胶3作为刻蚀掩模对第二晶圆200的硅衬底21予以刻蚀，参见图4所示，在硅衬底21刻蚀制备出开口 21’ a (或称之为沟槽)，之