电互连结构及其形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种电互连结构及其形成方法。
【背景技术】
[0002]在半导体制造领域中，为了实现半导体器件之间的电连接，目前已发展出各种金属互连结构以及形成工艺，例如铜互连结构，以及形成铜互连结构的铜电镀工艺(ECP，electro-coppering plating)。然而，随着超大规模集成电路(ULSI)的发展,半导体器件的特征尺寸(CD)不断缩小，形成金属互连结构的工艺也受到了挑战。
[0003]图1是现有的一种铜互连结构的剖面结构示意图，如图1所述的铜互连结构的形成方法包括:提供衬底100，所述衬底100表面具有第一介质层101，所述第一介质层101内具有导电层102，所述第一介质层101暴露出导电层102 ;在所述第一介质层101和导电层102表面形成第二介质层103 ;在所述第二介质层103内形成暴露出导电层102的开口，所述开口包括位于导电层102表面的第一子开口、以及位于第一子开口顶部的第二子开口，所述第一子开口和第二子开口贯通，且第二子开口的尺寸大于第一子开口，且所述第二子开口底部能够具有一个或多个第一子开口 ；所述第二介质层103的表面和开口的侧壁和底部表面形成种子层，所述种子层的材料为导电材料；采用电镀工艺在所述种子层表面形成填充满开口的铜材料层；刻蚀去除部分第二介质层103表面的铜材料层，形成铜互连结构105，此外，也可以采用化学机械抛光工艺去除第二介质层103表面的铜材料层。
[0004]然而，现有的铜互连结构的电性能不佳。
【发明内容】
[0005]本发明解决的问题是提供一种电互连结构及其形成方法，所形成的电互连结构性能优良、形貌良好。
[0006]为解决上述问题，本发明提供一种电互连结构的形成方法，包括:提供衬底在衬底表面形成导电膜，所述导电膜材料的晶格呈第一晶粒结构排布，单个完整的第一晶粒结构具有第一晶粒尺寸，所述导电膜具有第一厚度，所述第一厚度大于第一晶粒尺寸；采用退火工艺使所述导电膜材料的晶粒尺寸增大，使导电膜材料的晶格呈第二晶粒结构排布，单个完整的第二晶粒结构具有第二晶粒尺寸，所述第二晶粒尺寸大于第一晶粒尺寸，所述第一厚度大于或等于第二晶粒尺寸；刻蚀部分导电膜直至暴露出衬底表面为止，形成导电层；刻蚀部分导电层，在所述导电层内形成凹槽，所述凹槽的深度小于第一厚度，位于所述凹槽侧壁的部分导电层形成导电插塞，位于所述导电插塞底部和凹槽底部的部分导电层形成电互连线，所述电互连线垂直于衬底表面方向的尺寸小于所述第二晶粒尺寸，所述导电插塞平行于衬底表面方向的尺寸小于所述第二晶粒尺寸；在衬底表面、导电层的侧壁表面和凹槽内形成第二介质层。
[0007]可选的，所述导电膜的材料为铜，所述导电膜的第一厚度大于2000埃。
[0008]可选的，所述退火工艺的参数包括:温度为200摄氏度?450摄氏度，时间为5分钟?30分钟。
[0009]可选的，形成所述导电层的刻蚀工艺包括:在所述导电膜表面形成第一掩膜，所述第一掩膜定义了所需形成的电互连线平行于衬底表面方向的图形；以所述第一掩膜为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述导电膜，直至暴露出衬底表面为止，形成导电层；在形成导电层之后，去除所述第一掩膜。
[0010]可选的，所述第一掩膜包括:位于导电膜表面的第一抗反射层、位于第一抗反射层表面的第一掩膜层、以及位于第一掩膜层表面的第一光刻胶层。
[0011]可选的，所述第一抗反射层的材料为无定形碳或底层抗反射材料，所述第一掩膜层的材料为氧化硅或氮氧化硅。
[0012]可选的，形成所述凹槽的刻蚀工艺包括:在导电层部分表面形成第二掩膜，所述第二掩膜定义了所需形成的导电插塞平行于衬底表面方向的图形；以所述第二掩膜为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述导电层，在导电层内形成凹槽；在形成凹槽后，去除所述第二掩膜。
[0013]可选的，所述第二掩膜包括:位于导电层表面的第二抗反射层、位于第二抗反射层表面的第二掩膜层、以及位于第二掩膜层表面的第二光刻胶层。
[0014]可选的，所述第二抗反射层的材料为无定形碳或底层抗反射材料，所述第二掩膜层的材料为氧化硅或氮氧化硅。
[0015]可选的，所述各向异性的干法刻蚀工艺的参数包括:刻蚀气体包括氢气，温度10摄氏度?40摄氏度，气压5毫托?100毫托，偏置功率为100瓦?1000瓦。
[0016]可选的，所述导电层由一个铜晶粒构成。
[0017]可选的，还包括:在所述退火工艺之后，减薄所述导电膜的部分厚度，使所述导电膜具有第二厚度。
[0018]可选的，还包括:在形成所述导电膜之前，在衬底表面形成第一阻挡层，所述导电膜形成于所述第一阻挡层表面。
[0019]可选的，所述第一阻挡层的材料为钽和氮化钽的组合、镧、铜锰合金或钴。
[0020]可选的，还包括:在形成所述凹槽之后，在所述导电层的侧壁和凹槽侧壁表面形成第二阻挡层。
[0021]可选的，所述第二阻挡层包括第一阻挡材料层，所述第一阻挡材料层的形成工艺为选择性沉积工艺在所述导电层的侧壁和底部表面、以及凹槽的侧壁和底部表面，所述第一阻挡材料层的材料为CoWP或Co。
[0022]可选的，所述第二阻挡层还包括第二阻挡材料层，所述第二阻挡材料层在形成所述第一阻挡材料层之前或之后形成，所述第二阻挡材料层形成于导电层的侧壁和凹槽侧壁，所述第二阻挡材料层的材料为钽和氮化钽的组合，所述第二阻挡材料层的形成工艺包括:在衬底表面、导电层表面和凹槽的侧壁和底部表面沉积阻挡膜；回刻蚀所述阻挡膜直至暴露出衬底表面为止。
[0023]可选的，所述第二介质层的材料为低K介质材料，所述低K介质材料的介电系数低于2.5 ;所述电互连线之间的第二介质层内具有空隙。
[0024]可选的，所述衬底包括:半导体基底、位于半导体基底表面的第一介质层、位于第一介质层内的导电结构，所述导电结构的顶部表面与第一介质层表面齐平，所述电互连线位于所述导电结构的顶部表面。
[0025]相应的，本发明还提供一种采用上述任一种方法所形成的电互连结构，包括:衬底；位于部分衬底表面的导电层，所述导电层的具有第一厚度，所述导电层的材料具有第二晶粒尺寸；位于所述导电层内的凹槽，所述凹槽的深度小于第一厚度，位于所述凹槽侧壁的部分导电层作为导电插塞，位于所述导电插塞底部和凹槽底部的部分导电层作为电互连线，所述电互连线垂直于衬底表面方向的尺寸和所述导电插塞平行于衬底表面方向的尺寸小于所述第二晶粒尺寸；位于衬底表面和凹槽内的第二介质层。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的形成方法中，在衬底表面形成具有第一晶粒结构的导电膜，所述第一晶粒结构具有第一晶粒尺寸，而所述导电膜的第一厚度大于第一晶粒尺寸，因此，所述导电膜材料的晶粒具有足够生长的空间，能够在退火工艺之后，使导电膜材料的晶格重排列并呈第二晶粒结构排布，而所述第二晶粒结构具有第二晶粒尺寸，所述第二晶粒尺寸大于第一晶粒尺寸，从而使所形成的导电膜具有较低的电阻，以所述导电膜形成的导电插塞和电互连线具有优良的电性能。其次，刻蚀所述导电膜形成导电层，在所述导电层内形成凹槽，位于所述凹槽侧壁的部分导电层形成导电插塞，位于所述导电插塞底部和凹槽底部的部分导电层形成电互连线，即所述导电插塞和电互联线均由导电膜形成，无需使导电插塞和电互连线的形成工艺分开进行，使得形成所述电互连结构的工艺简单。再次，由于所述导电膜用于形成电互连线、以及位于电互连线表面的导电插塞，而且所述导电插塞的高度和电互连线的厚度和较大，因此即使所述导电膜的第一厚度较大，也无需在形成导电层之前对所述导电膜进行过多减薄，使得形成电互连结构的工艺易于操作，且所形成的电互连结构的形貌良好。
[0028]进一步，所述导电膜的材料为铜，所述导电膜的第一厚度大于2000埃。由于所述导电膜的第一厚度较大，给予铜晶粒足够的生长空间，因此在退火工艺后，能够使导电膜具有较大的第二晶粒尺寸，从而使所述导电膜具有较低的电阻，由所述导电膜形成的电互连结构的性能良好。
[0029]进一步，所述电互连线之间的第二介质层内具有空隙。由于电互连线的尺寸大于导电插塞的尺寸，使电互连线之间的空间小于导电插塞之间的空间，则第二介质层内的空隙易于形成在电互连线之间，因此，所述空隙易于形成于第二介质层的底部，从而能够避免后续工艺使所述空隙被打开、且后续工艺的材料落入所述空隙的问题。提高了所形成的电互连结构的稳定性。
[0030]本发明的结构中，所述导电层内具有凹槽，位于所述凹槽侧壁的部分导电层作为导电插塞，位于所述导电插塞底部和第一凹槽底部的部分导电层作为电互连线。由于所述电互连线垂直于衬底表面方向的尺寸、以及所述导电插塞平行于衬底表面方向的尺寸均小于所述第二晶粒尺寸，即所述导电层材料的第二晶粒尺寸较大，因此所述导电层的电阻较低，使所述电互连结构的性能优良。
【附图说明】
[0031]图1是现有的一种铜互连结构的剖面结构示意图；
[0032]图2至图10是本发明实施例的电互连结构的形成过程的剖面结示意图。
【具体实施方式】
[0033]如【背景技术】所述，现有的铜互连结构的电性能不佳。
[0034]经过研究发现，对于金属材料来说，金属材料具有多晶态的