碳化硅半导体器件的制作方法
【技术领域】
[0001]本发明涉及一种碳化硅半导体器件，尤其涉及一种提供有沟槽的碳化硅半导体器件。
【背景技术】
[0002]在广泛用于功率半导体器件的Si (硅)MOSFET(金属氧化物半导体场效应晶体管)中，确定击穿电压的主要因素是形成击穿电压保持区的漂移层能够经受住的电场强度的上限。在施加不低于约0.3MV/cm的电场的部分处，由Si制成的漂移层会损坏。因此，在MOSFET的整个漂移层中，必须将电场强度抑制为小于预定值。最简单的方法是降低漂移层的杂质浓度和增加该层的厚度。然而，这种方法会不利地提高MOSFET的导通电阻。S卩，存在导通电阻和击穿电压之间的权衡关系。
[0003]考虑到由Si的物理特性值得到的理论极限，日本专利公开N0.9-191109 (PTD I)描述了关于常规Si MOSFET的导通电阻和击穿电压之间的权衡关系。然后，为了克服该权衡关系，公开了在漏电极上的η型衬底上的η基层中增加下P型嵌入层和上P型嵌入层。下P型嵌入层和上P型嵌入层将η基层分成了厚度彼此相等的下部分、中部分和上部分。根据该文献，将等分的电压施加到三个部分，每部分的最大电场保持在限制电场强度或限制电场强度以下。
[0004]引用列表
[0005]专利文献
[0006]PTD 1:日本专利公开 N0.9-191109
【发明内容】
[0007]技术问题
[0008]作为大大改善上述权衡关系的方法，近年来，积极地讨论了使用SiC(碳化硅)代替Si。与Si不同，SiC是一种能充分承受不低于0.4MV/cm的电场强度的材料。
[0009]在施加这种高电场的情况下，在MOSFET结构的特定位置处由电场集中引起的击穿引起了问题。例如，在沟槽结构的MOSFET的情况下，在沟槽的底部处，尤其是在沟槽的角部处，由栅绝缘膜的电场集中引起的栅绝缘膜的击穿现象，是确定击穿电压的主要因素。因此，确定Si半导体器件和SiC半导体器件之间的击穿电压的因素是不同的。因此，如果将考虑假定使用Si的上述文献中的技术，简单地应用于改善SiC半导体器件的击穿电压，则不能通过充分使用SiC的物理特性的优势实现击穿电压的改善。
[0010]包括在碳化娃半导体器件中的碳化娃衬底包括位错，诸如螺型位错。当在包括位错的碳化硅衬底中形成沟槽时，在沟槽的角部处栅绝缘膜的品质或厚度的变化会变得显著，因此，极少可能损坏的栅绝缘膜的部分和可能损坏的栅绝缘膜的部分之间的差异变得更大。因此，降低了碳化硅半导体器件的击穿电压。
[0011]为了解决如上所述的问题，做出了本发明，且本发明的目的是提供一种能实现抑制击穿电压降低的碳化硅半导体器件。
[0012]问题的解决方案
[0013]本发明人对抑制碳化硅半导体器件的击穿电压降低的方法进行了专门的研究，并发现，通过在沟槽的底部周围的、与经过沟槽的角部的并与碳化硅晶体的〈0001〉方向(即，c轴方向)平行的线相交的位置处提供P型区(第二导电类型区)，能够有效缓和沟槽的角部处的电场。因此，能够抑制碳化硅半导体器件的击穿电压的降低。
[0014]根据本发明的碳化硅半导体器件包括碳化硅层。该碳化硅层具有第一主表面和与第一主表面相反的第二主表面。该碳化硅层包括形成第一主表面的并具有第一导电类型的第一层，提供在第一层上的并具有不同于第一导电类型的第二导电类型的第二层，提供在第二层上的与第一层隔开的、以及形成第二主表面并具有第一导电类型的第三层。碳化硅层的第二主表面提供有沟槽。
[0015]沟槽具有经过第三层和第二层到达第一层的侧壁表面和位于第一层中的底部。在横截面图中，侧壁表面具有彼此相对的第一侧壁表面和第二侧壁表面。在横截面图中，沟槽还具有作为第一侧壁表面和底部之间的交点的第一角部，和作为第二侧壁表面和底部之间的交点的第二角部。第一层具有相对于底部位于第一主表面的侧上的、并具有第二导电类型的第二导电类型区。
[0016]在横截面图中，第二导电类型区被布置成，与经过第一角部和第二角部中的任意角部的，并与形成碳化硅层的碳化硅晶体的〈0001〉方向平行的线相交。通过SP除以ST计算出的比率为不低于20%且不高于130%，其中在平面图中ST表示第一层和第二层之间的交界面中的沟槽的总面积，SP表示第二导电类型区的总面积。
【附图说明】
[0017]如上所述，根据本发明，能够抑制碳化硅半导体器件的击穿电压的降低。
[0018]图1是示意示出根据本发明第一实施例的碳化硅半导体器件的结构的部分横截面图。
[0019]图2是示意示出根据本发明一个实施例的碳化硅半导体器件的变形结构的部分横截面图。
[0020]图3是示意示出图1和2中的碳化硅半导体器件的碳化硅层的形状的部分透视图。
[0021]图4是示出第一层和第二层之间的交界面中的沟槽的总面积ST的示意平面图。
[0022]图5是示出第二导电类型区的总面积SP的示意平面图。
[0023]图6是示出沟槽的角部的示意平面图。
[0024]图7是示意性示出在碳化硅半导体器件中的碳化硅层的表面处的微观结构的部分横截面图。
[0025]图8是示出在具有多型体4H的六边形晶体的(000-1)面处的晶体结构的图。
[0026]图9是示出在沿图8的线XXV-XXV的(11_20)面处的晶体结构的图。
[0027]图10是在(11-20)面中示出在图7的组合表面的表面附近的晶体结构的图。
[0028]图11是当从(01-10)面观察图7的组合表面时的图。
[0029]图12是示出在执行热蚀刻和不执行热蚀刻的两种情况下，沟道表面和(000-1)面之间的宏观观察角与沟道迀移率的关系的一个示例的图。
[0030]图13是示出沟道方向和〈0-11-2〉方向之间的角与沟道迀移率的关系的一个示例的图。
[0031]图14是示出图7的变形的图。
[0032]图15是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第一步的部分横截面图。
[0033]图16是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第二步的部分横截面图。
[0034]图17是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第三步的部分横截面图。
[0035]图18是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第四步的部分横截面图。
[0036]图19是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第五步的部分横截面图。
[0037]图20是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第六步的部分横截面图。
[0038]图21是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第七步的部分横截面图。
[0039]图22是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第八步的部分横截面图。
[0040]图23是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第九步的部分横截面图。
[0041]图24是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第十步的部分横截面图。
[0042]图25是示意性示出根据本发明一个实施例的第二示例的制造碳化硅半导体器件的方法的第十一步的部分横截面图。
[0043]图26是示出器件良率与芯片尺寸之间关系的图。
[0044]图27是举例说明在距离Ld= 3 μηι、5 μπκΙΟ μπι和15 μm的各个情况下，漂移层中的杂质浓度Nd和击穿电压之间关系的图。
[0045]图28是示意性示出用于计算图29中的电场强度的碳化硅半导体器件的结构的部分截面图。
[0046]图29是举例说明P型区和沟槽角部之间的距离Ltt与各电场强度的关系的图，其中各电场强度包括施加到漂移层和P型区之间的界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Ett、施加到栅绝缘膜的电场强度Ecix和施加到漂移层和主体区之间的界面的电场强度Epn。
【具体实施方式】
[0047]参考附图，在下文中将描述本发明的实施例。应该注意的是，在下面的图中，相同或对应元件具有相同的参考符号，且将不再重复其描述。另外，关于本文中的晶体学标示，单个取向、集合取向、单个面和集合面分别用[]、〈>、O和{}示出。而且，晶体学负指数通常用上方加有条的数字表示，然而，本文中的负号在数字的前面。
[0048]首先，将在下面的⑴至(X)中描述实施例的概述。
[0049](i)根据本实施例的碳化硅半导体器件I具有碳化硅层101。碳化硅层101具有第一主表面Pl和与第一主表面Pl相反的第二主表面P2。碳化娃层101包括形成第一主表面Pl的并具有第一导电类型的第一层81，提供在第一层81上的并具有不同于第一导电类型的第二导电类型的第二层82，提供在第二层82上的与第一层81隔开的、以及形成了第二主表面P2并具有第一导电类型的第三层83。碳化硅层101的第二主表面P2提供有沟槽TR0
[0050]沟槽TR具有经过第三层83和第二层82到达第一层81的侧壁表面SW和位于第一层81中的底部BT。在横截面图中，侧壁表面SW具有彼此相对的第一侧壁表面SWl和第二侧壁表面SW2。在横截面图中，沟槽TR还具有作为第一侧壁表面SWl和底部BT之间的交点的第一角部Cl，和作为第二侧壁表面SW2和底部BT之间的交点的第二角部C2。第一层81具有相对于底部BT位于第一主表面Pl的侧上的、并具有第二导电类型的第二导电类型区A0