模材料和光刻胶掩模材料。在一个TK例中，硬掩模层材料包括氮化硅、氧化物、氮氧化硅或者非晶碳。其中，硬掩膜层206包括氮化硅层、氧化物层、氮氧化硅层或者非晶碳层中的一种或者几种。可以采用等离子增强化学气相沉积(PECVD)形成氮化硅层、氧化物层、氮氧化硅层或者非晶碳层。
[0043]在本发明的一具体实施例中，所述硬掩膜层206包括氮化物层207和氧化物层208，其中所述氮化物层207的材料可以为氮化硅，采用等离子增强化学气相沉积(PECVD)形成氮化硅层和氧化物层，其中，根据具体工艺的不同可以选择氮化硅层和氧化层不同厚度的组合，本领域的技术人员可以根据实际的工艺需要选择合适的氮化硅层和氧化层的厚度组合。在一个示例中，氮化硅层的厚度为350埃、氧化物层的厚度为120埃。氧化物层的材料可包括但不限于PEOX或者高温氧化层(HTO)
[0044]如图2B所示，在定义出闪存区域的光罩的帮助下，去除闪存单元区域中的氮化硅层，以露出闪存单元区域中的氧化物层，保留逻辑电路区域和SRAM区域中的氮化硅层。
[0045]在本发明的一具体实施例中，在氮化硅层207上形成图案化的光刻胶层，图案化的光刻胶层覆盖所述逻辑电路区域和SRAM区域露出闪存单元区域。根据图案化的光刻胶层去除闪存单元区域中的氮化硅层，以露出闪存单元区域中的氧化物层，保留逻辑电路区域和SRAM区域中的氮化硅层。
[0046]去除所述闪存单元区域中的氮化硅层的方法可以为干法刻蚀、湿法刻蚀或者湿法清洗，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。湿法清洗采用稀释的氢氟酸和热磷酸去除所述氮化硅层。在本发明一具体实施例中，采用湿法刻蚀去除闪存单元区域中的氮化硅层。
[0047]接着，在半导体衬底200上第二栅极材料层209，所述第二栅极材料层209的材料可以为多晶硅。第二栅极材料层209覆盖闪存单元区域中露出的氧化物层，SRAM区域和逻辑电路区域中的氮化硅层。
[0048]如图2C所示，执行平坦化工艺，以去除闪存单元区域中的第二栅极材料层，以露出闪存单元区域中的氧化物层。在执行所述平坦化工艺之后，在逻辑电路区域和SRAM区域中残留了薄的第二栅极材料层。
[0049]可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
[0050]接着，如图2D所示，去除闪存单元区域中的氧化物层，以露出第一栅极材料层。既可以采用干蚀刻法也可以采用湿蚀刻法移除闪存单元区域中的氧化物层。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。在本发明一具体实施例中，采用湿法刻蚀去除闪存单元区域中的氧化物层。
[0051]如图2E所示，执行平坦化工艺，去除位于分离栅极结构上的第一栅极材料层，以使分离栅极结构中的控制栅极和字线之间产生阶梯高度，同时去除了逻辑电路区域和SRAM区域中所述残留薄的第二栅极材料层。
[0052]可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
[0053]如图2F所示,采用毪式干法刻蚀(Blank dry etch)去除部分字线中的第一栅极材料层、位于控制栅极上部分的硬掩膜层、逻辑电路区域和SRAM区域中部分的氮化硅层以及完全去除逻辑电路区域SRAM区域中由于有源区和浅沟槽隔离区之间的阶梯高度产生的凹陷中的第二栅极材料层。
[0054]干法刻蚀包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在该步骤中所述蚀刻压力为5?50mT，源功率为2?1000W，偏置功率为0W，反应时间为I?15秒，其中，优选刻蚀压力为50mTorr，源功率为500W ;偏置功率优选0W，反应时间为15秒；刻蚀气体可以采用基于氮气(N2-based)的气体或者基于氮气和氢<气的混合气体(N2/H2_based)。
[0055]如图2G所示，去除位于逻辑电路区域和SRAM区域中氮化硅层和氧化物层，以露出第一栅极材料层。
[0056]去除位于逻辑电路区域和SRAM区域中氮化硅层和氧化物层的方法可以为干法刻蚀、湿法刻蚀或者湿法清洗，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(BOE)或氢氟酸缓冲溶液，湿蚀刻法也能够采用热磷酸。湿法清洗采用稀释的氢氟酸和热磷酸去除所述氮化硅层和氧化物层。在本发明一具体实施例中，采用湿法刻蚀去除逻辑电路区域和SRAM区域中氮化硅层和氧化物层，所述湿蚀刻法能够采用磷酸和缓冲氧化物蚀刻剂(BOE)，所述湿蚀刻法也能够采用磷酸和氢氟酸溶液。
[0057]参照图3，其中示出了为根据本发明一个实施方式制作嵌入分离栅极式闪存器件结构的工艺流程图。用于简要示出整个制造工艺的流程。
[0058]在步骤301中，提供半导体衬底，将半导体衬底具有两个区域，分别为:闪存单元区域、逻辑电路区域和SRAM区域。在闪存单元区域的半导体衬底上形成分离栅极结构，分离栅极结构从底向上包括栅极氧化层、浮置栅极、栅介电层、控制栅极和硬掩膜层，在所述浮置栅极、栅介电层、控制栅极和硬掩膜层的侧面形成侧墙，在半导体衬底上依次形成第一栅极材料层、氧化物层和氮化硅层；
[0059]在步骤302中，去除闪存单元区域中的氮化硅层，在所述半导体衬底上形成第二栅极材料层；
[0060]在步骤303中，执行平坦化工艺，以露出闪存单元区域中的氧化物层；
[0061]在步骤304中，去除闪存单元区域中的氧化物层以露出第一栅极材料层；
[0062]在步骤305中，执行平坦化工艺，以使分离栅极结构中的控制栅极和字线之间产生阶梯高度；
[0063]在步骤306中，采用毯式干法刻蚀去除闪存单元区域中部分的第一栅极材料层、位于控制栅极上部分的硬掩膜层、逻辑电路区域和SRAM区域中部分的氮化硅层以及完全去除逻辑电路区域SRAM区域中由于有源区和浅沟槽隔离区之间的阶梯高度产生的凹陷中的第二栅极材料层；
[0064]在步骤307中，去除位于逻辑电路区域和SRAM区域中氮化硅层和氧化物层。
[0065]实施例二
[0066]本发明还提供了一种半导体器件，所述半导体器件选用实施例一所述的方法制备。根据本发明的制作方法完全去除多晶硅平坦化工艺产生的残留在逻辑电路区域和/或SRAM区域中的多晶硅，由氧化物层和氮化硅层组成的硬掩膜层用于保护逻辑电路区域和SRAM区域中的多晶硅层。在硬掩膜层被完全去除之后，完成了闪存单元区域字线多晶硅层厚度的定义。
[0067]实施例三
[0068]本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制造方法得到的半导体器件。
[0069]本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
[0070]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
【主权项】
1.一种半导体器件的制作方法，包括: 提供半导体衬底，所述半导体衬底具有闪存单元区域、SRAM区域和/或逻辑电路区域；在所述闪存单元区域中的所述半导体衬底上依次形成有栅极氧化层、浮置栅极、介电层、控制栅极和硬掩膜层； 在所述半导体衬底上沉积第一栅极材料层； 在所述第一栅极材料层上形成第一硬掩膜层和第二硬掩膜层； 去除所述闪存单元区域中的所述第二硬掩膜层； 在所述半导体衬底上形成第二栅极材料层； 执行平坦化工艺，以露出所述闪存单元区域中的所述第一硬掩膜层； 去除所述闪存单元区域中的所述第一硬掩膜层； 执行平坦化工艺，以使所述闪存单元区域中的所述控制栅极和所述第一栅极材料层之间形成阶梯高度； 刻蚀去除所述闪存单元区域中部分的所述第一栅极材料层以及所述SRAM区域和/或逻辑电路区域中部分的所述第二硬掩膜层； 去除所述SRAM区域和/或所述逻辑电路区域中所述第一硬掩膜层和第二硬掩膜层。2.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层为氧化物，所述第二硬掩膜层为氮化物。3.如权利要求2所述的方法，其特征在于，所述氮化物层的材料为氮化硅，所述氧化物层的材料为PEOX或者HTO。4.如权利要求2所述的方法，其特征在于，在定义出闪存区域的光罩的帮助下，采用湿法刻蚀去除所述闪存单元区域中的所述氮化物层。5.如权利要求2所述的方法，其特征在于，采用湿法刻蚀去除所述闪存单元区域中的所述氧化物层。6.如权利要求2所述的方法，其特征在于，采用湿法刻蚀去除所述SRAM区域和/或逻辑电路区域中所述氮化物层和所述氧化物层。7.如权利要求6所述的方法，其特征在于，所述湿法刻蚀采用磷酸和氢氟酸或者磷酸和 BOE。8.一种采用权利要求1-7之一所述的方法制造的半导体器件。9.一种电子装置，所述电子装置包括权利要求8所述的半导体器件。
【专利摘要】本发明公开了一种半导体器件及其制造方法和电子装置，半导体衬底具有闪存单元区域、SRAM区域和/或逻辑电路区域；在所述半导体衬底上沉积第一栅极材料层；在所述第一栅极材料层上形成第一硬掩膜层和第二硬掩膜层；去除所述闪存单元区域中的所述第二硬掩膜层；在所述半导体衬底上形成第二栅极材料层；执行平坦化工艺；去除所述闪存单元区域中的所述第一硬掩膜层；执行平坦化工艺；刻蚀去除所述闪存单元区域中部分的所述第一栅极材料层以及所述SRAM区域和/或逻辑电路区域中部分的所述第二硬掩膜层；去除所述SRAM区域和/或所述逻辑电路区域中所述第一硬掩膜层和第二硬掩膜层。
【IPC分类】H01L21/77, H01L27/02
【公开号】CN105140176
【申请号】CN201410244354
【发明人】马慧琳, 张力群
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年12月9日
【申请日】2014年6月4日