隔离区域注入和结构的制作方法
【专利说明】
[0001] 本申请是于2010年02月02日提交的申请号为201010110323. 8的名称为"隔离 区域注入和结构"的发明专利申请的分案申请。
[0002] 本申请要求于2009年2月5日提交的、标题为"Isolation Region Implant and Struc化re"的美国临时专利申请序列第61/150, 220号的优先权，其申请结合与此作为参 考。
技术领域
[0003] 本发明总的来说设及用于制造半导体器件的系统和方法，更具体地，设及用于形 成具有浅沟槽隔离的晶体管的系统和方法。
【背景技术】
[0004] 通常，通过衬底的第一隔离有源区域（将运种隔离结构用作浅沟槽隔离（STI))来 形成诸如晶体管的半导体器件。一旦隔离了有源区域，就在衬底上方建立各种结构（诸如 栅极介电质和栅电极），并在衬底中注入各种渗杂物W完成器件。然而，随着为了在更小的 忍片上容纳更多器件而缩小器件尺寸，由于短沟道效应而产生严重问题。
[0005] 一种运样的问题是阔值电压随着晶体管栅极宽度的减小而异常增加。运种阔值电 压的增加会引起器件在其操作期间超过其期望的设计参数，并且通常会负面地影响器件的 总体设计。运种类型的问题会降低器件的性能，并且减小期望忍片的整体效率。
[0006] 此外，当将各种尺寸的晶体管集成到同一系统中时，较窄晶体管的运种阔值电压 增加还会引起问题。因为具有较宽栅极的晶体管没有经受阔值电压的相同的异常增加，所 W当进行实际制造时，初始被设计和集成为具有类似电压的多个器件可能具有非常不同的 实际阔值电压。如果运些完全不同的器件被设计为具有相同阔值电压，则运种状况立即会 在器件彼此连接的操作期间引起问题。此外，该问题的一些解决方案为减小尺寸缩小的晶 体管的阔值电压，运还会减小尺寸没有缩小的晶体管的阔值电压，从而不能解决具有不同 阔值电压的器件的问题。
[0007] 因此，需要一种机制来解决上述缺点。
【发明内容】
[0008] 通过本发明允许调整特定半导体器件的阔值电压的实施例，运些和其他问题通常 被解决或阻止，并且通常实现了技术优点。
[0009] 根据本发明的一个实施例，一种用于制造隔离区域的方法包括：提供衬底；W及 在衬底上方形成图样化掩模，该图样化掩模露出衬底的一部分。去除衬底的一部分W形成 沟槽。去除图样化掩模的与沟槽相邻的部分W形成衬底的露出表面，并且将具有第一导电 率的第一渗杂物注入到衬底中。在注入第一渗杂物之后去除图样化掩模，并且用介电材料 填充沟槽。
[0010] 根据本发明的另一方面，一种制造半导体器件的方法包括：提供包括顶面的衬底； W及在衬底中形成沟槽，其中，形成沟槽包括：在衬底上方形成掩模层；形成穿过掩模层的 开口； W及通过开口去除衬底的一部分。在形成沟槽之后，穿过掩模层的开口被延伸W形成 衬底顶面的露出部分，并且在去除掩模层之前，将具有第一导电率的第一渗杂物注入到衬 底中。
[0011] 根据本发明的又一实施例，一种半导体器件包括：衬底，具有顶面；W及第一隔离 区域，在衬底内。第一渗杂区域被定位为与隔离区域相邻，并且第一渗杂区域包括具有第一 导电率和第一浓度的第一渗杂物。第一沟道区域被定位在与第一隔离区域分离的衬底上。 第二渗杂区域位于第一渗杂区域与第一沟道区域之间，第二渗杂区域包括具有第二导电率 和小于第一浓度的第二浓度的第二渗杂物。
[0012] 本发明实施例的优点在于允许调整特定晶体管的阔值电压。
【附图说明】
[0013] 为了更好地理解本发明及其优点，结合附图进行W下描述，其中：
[0014] 图1示出了根据本发明实施例的具有掩模层的衬底，其中，掩模层露出分离衬底 表面上的有源区域的沟槽；
[0015] 图2示出了根据本发明实施例露出衬底的与开口相邻的顶面的掩模层的回撤 (pul化ack) W及形成调整区域的注入步骤；
[0016] 图3示出了根据本发明实施例的用电介质填充开口；
[0017] 图4示出了根据本发明实施例的在衬底的有源区域上方形成晶体管；
[0018] 图5A至图5B示出了根据本发明实施例的利用调整区域的晶体管的俯视图；W及
[0019] 图6A至图抓示出了根据本发明实施例的可通过包括调整区域来实现的调节。
[0020] 除非另外指定，不同附图中对应的标号和符号一般是指对应的部件。画出附图是 为了清晰地示出实施例的相关方面，并且不需要按比例绘制。
【具体实施方式】
[0021] 下面详细描述实施例的制造和使用。然而，应该理解，本发明提供了许多可W在具 体环境下实现的许多可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发 明的具体方式，并不限制本发明的范围。
[0022] 将针对处于特定环境（即，包括附加注入步骤的晶体管的制造处理）的实施例来 描述本发明。
[0023] 参照图1，示出了使用掩模层102在衬底101中的有源区域105之间形成沟槽103。 衬底101可包括体娃、渗杂或未渗杂或者绝缘体上娃（SOI)衬底的有源层。通常，SOI衬底 包括诸如娃、错、错化娃、绝缘体上错化娃（SGOI)或它们的组合的半导体材料层。可W使用 的其他衬底包括多层衬底、梯度衬底或混合定向衬底。
[0024] 有源区域105是衬底101中与衬底101的顶面相邻的区域，稍后向其中注入渗杂 物W使有源区域105导电。有源区域105将被用于形成诸如晶体管、电阻器等的有源器件 (下面将从图4开始进行详细描述）。
[00巧]在衬底101的上方形成并图样化掩模层102, W保护有源区域105,同时露出衬底 101的一部分，从而有助于沟槽103的形成。通过沉积包括经由诸如化学汽相沉积（CVD)的 处理形成的氮化娃的硬掩模层来形成掩模层102,尽管还可W可选地使用其他材料（诸如 氧化物、氮氧化物、碳化娃、它们的组合等）W及其他处理（诸如等离子体增强化学汽相沉 积（PECVD)、低压化学汽相沉积（LPCVD))或者甚至在氮化之后的氧化娃形成。一旦形成之 后，硬掩模层就通过适当的光刻处理进行图样化W露出衬底101的运些部分（参照图1)。 [00%] -旦形成并图样化了掩模层102,就在衬底101中形成沟槽103。通过诸如反应 离子蚀刻巧IE)的适当处理来去除露出的衬底101，W在衬底101中形成沟槽103,尽管还 可W选用其他适当的处理。沟槽103被形成为从衬底101的表面开始大约在2400A与约 5000A之间（诸如约3000A )。
[0027] 然而，本领域的技术人员应该意识到，上述形成掩模层102的处理和材料不是可 用于保护有源区域105同时露出衬底101的一部分来形成沟槽103的唯一方法。任何适当 的处理（诸如图样化和显影光刻胶）可被选用于保护衬底101的有源区域105同时露出衬 底101将被去除W形成沟槽103的部分。所有运些方法均包括在本发明的范围中。
[002引图2示出了回撤掩模层102 W至少露出衬底101的顶面中与沟槽103相邻的部分。 使用诸如RIE的干蚀刻处理W及本领域已知的适当光刻掩模技术来执行回撤。干蚀刻处理 使用一种或多种反应蚀刻剂（诸如(：式,、(；4!^5、。,、1^^它们的组合等），尽管还可^选用 诸如惰性气体（如成、胎、化、Ar、Kx、Xe或它们的组合）的任何适当的气体。掩模层102的 回撤从沟槽103的边缘开始露出衬底101约IQA与约U)0A之间的表面（诸如约5()A.)。
[0029] 图2还示出了形成调整区域203的注入步骤（由图2中的箭头201表示）。使用 掩模层102作为掩模在多个步骤中执行注入步骤201，并注入n型渗杂物（例如，憐、神、錬 等）或P型渗杂物（例如，BF2、棚、侣、铜等）。然而，可W选用任何其他可用于调节待形成 的晶体管（下面参照图4进行描述）的特性的适当离子（诸如棚离子或氣离子）。
[0030] 此外，虽然注入步骤201的精确参数至少部分地依赖于所完成器件的期望特征， 但注入步骤201可W W约30°与约50°之间的注入角0 (诸如45° ) W及约IOKeV与约 SOKeV之间的注入能量（诸如20KeV)来执行。此外，使用附加的注入步骤201来在调整区 域203中形成约1 X 1〇18畑13与约1 X 10 2°cm 3之间的浓度（诸如1 X 10 "cm 3)。
[0031] 作为本发明实施例的示例性实例，期望调整具有约0. 1 ym栅极宽度的n型晶体 管W减小阔值电压。为此，可使用P型渗杂物（其可WW约45°的角度W及约20KeV的能 量注入）来执行注入步骤201，W (在源极/漏极区域注入之前）在调整区域203中实现 约5X IQiScm 3的初始浓度。使用运些参数，注入步骤201将n型晶体管的阔值电压减小约 60meV〇
[0032] 作为本发明的另一个示例性实例，期望调整具有约0.1 ym栅极宽度的P型晶