一种半导体器件及其制造方法、电子装置的制造方法
【专利摘要】本发明涉及一种半导体器件及其制造方法、电子装置。所述方法包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的氧化物虚拟核；步骤S2：沉积间隙壁材料层，以覆盖所述氧化物虚拟核和所述半导体衬底；步骤S3：对水平方向上的所述间隙壁材料层进行等离子体处理，以在所述半导体衬底上方和所述氧化物虚拟核顶部上方形成改性层；步骤S4：去除所述改性层，以在所述氧化物虚拟核的侧壁上形成间隙壁；步骤S5：去除所述氧化物虚拟核，以得到鳍片图案。本发明的优点在于使所述双图案制备方法更加稳健，制备得到的FinFET具有更好的性能和良率。
【专利说明】
一种半导体器件及其制造方法、电子装置
技术领域
[0001]本发明涉及半导体制造领域，具体地，本发明涉及一种半导体器件及其制造方法、电子装置。
【背景技术】
[0002]集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于追求高器件密度、高性能和低成本的半导体工业已经发展到尺寸更小的技术工艺节点，来自制造和设计方面的挑战促进了三维设计如鳍片场效应晶体管(FinFET)的发展。
[0003]相对于现有的平面晶体管，FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；其中，平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，能从三个面来控制静电，因此在静电控制方面的性能也更突出。
[0004]随着半导体器件尺寸的不断缩小，双图案技术(Double-Patterning，DP)正作为一种解决途径在FinFET器件的制备过程中得到广泛的接受和应用。
[0005]目前在双图案技术(Double-Patterning，DP)技术中有自对准双图案(Self-aligned double patterning, SADP)、光刻-蚀刻-光刻-蚀刻(Litho-Etch-Litho-Etch, LELE)以及冻结涂层蚀刻(Litho-Freeze-Litho，LFL)。
[0006]在器件制备过程中选用哪种技术，需要综合考虑每种技术的灵活性、适用性以及成本的高低进行选择。其中自对准双图案技术(Self-aligned double patterning，SADP)在实现最小间距的蚀刻能力超出了对该方法的期待。
[0007]其中，间隙壁被广泛的应用于自对准双图案技术(Self-aligned doublepatterning，SADP)中，通常选用光刻-蚀刻-薄膜沉积-蚀刻-去除核-蚀刻(Litho -Etch - film deposit1n-Etch - Strip - Etch.)的方法来制备半导体器件，例如选用无定形碳A-C并图案化作为双图案中的核(core)，然后选用低温沉积方法在所述A-C上形成间隙壁层，最后去除所述A-C核，所述方法通常会形成锥形核同时还会引起介质抗反射层(dielectric Ant1-reflective coating, DRAC)覆盖时产生负担，此外，出现奇数-偶数(Even-odd)问题，例如奇数-偶数关键尺寸不够均一(Even-odd⑶loading)，现有技术中通常选用多晶硅代替所述A-C来制备多晶硅核，但是在制备过程中多晶硅很容易被氧化，同样会引起奇数-偶数(Even-odd)问题，使最终制备得到的鳍片关键尺寸不够均一。
[0008]因此需要对目前所述制备方法作进一步的改进，以便消除现有技术中存在的各种问题。
【发明内容】
[0009]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0010]本发明为了克服目前存在问题，提供了一种半导体器件的制造方法，包括:
[0011]步骤S1:提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的氧化物虚拟核；
[0012]步骤S2:沉积间隙壁材料层，以覆盖所述氧化物虚拟核和所述半导体衬底；
[0013]步骤S3:对水平方向上的所述间隙壁材料层进行等离子体处理，以在所述半导体衬底上方和所述氧化物虚拟核顶部上方形成改性层；
[0014]步骤S4:去除所述改性层，以在所述氧化物虚拟核的侧壁上形成间隙壁；
[0015]步骤S5:去除所述氧化物虚拟核，以得到鳍片图案。
[0016]可选地，在所述步骤SI中，所述半导体衬底和氧化物虚拟核之间还形成有覆盖所述半导体衬底的SiGe层。
[0017]可选地，在所述步骤S3中，位于所述氧化物虚拟核侧壁上的所述间隙壁材料层为非改性的间隙壁材料层。
[0018]可选地，在所述步骤S2中，所述间隙壁材料层选用氮化物。
[0019]可选地，在所述步骤S3中，选用&或He等离子体对所述间隙壁材料层进行处理。
[0020]可选地，在所述步骤S4中，选用湿法蚀刻去除所述改性层，以形成所述间隙壁。
[0021]可选地，在所述步骤S4中，选用DHF去除所述改性层，以形成所述间隙壁。
[0022]可选地，在所述步骤S5中，选用DHF去除所述氧化物虚拟核。
[0023]可选地，所述步骤SI包括:
[0024]步骤Sll:在所述半导体衬底上依次形成SiGe层、氧化物层以及掩膜叠层；
[0025]步骤S12:图案化所述掩膜叠层，以得到虚拟核图案；
[0026]步骤S13:以所述掩膜叠层为掩膜蚀刻所述氧化物层，以得到所述氧化物虚拟核。
[0027]本发明还提供了一种基于上述的方法制备得到的半导体器件。
[0028]本发明还提供了一种电子装置，包括上述的半导体器件。
[0029]本发明为了改变现有技术中存在的各种问题，提供了一种半导体器件的制备方法，所述方法中首先在所述氧化物虚拟核上形成间隙壁材料层，然后对所述间隙壁材料层进行等离子体处理，以将水平方向上的间隙壁材料层变为改性层，然后选择性的去除所述改性层以在所述氧化物虚拟核的侧壁上形成间隙壁，最后去除所述氧化物虚拟核，得到鳍片图案，通过所述方法可以避免在双图案的过程中造成氧化物大量的损失，同时还可以避免选用硅虚拟核或者A-C虚拟核带来的奇数-偶数尺寸不均一的问题，提高了半导体器件的性能和良率。
[0030]本发明的优点在于使所述双图案制备方法更加稳健，制备得到的FinFET具有更好的性能和良率。
【附图说明】
[0031]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0032]图1a-1e为现有技术中制造半导体器件的过程示意图；
[0033]图2a_2f为本发明一实施方式中制造半导体器件的过程示意图；
[0034]图3本发明制造半导体器件的工艺流程图。
【具体实施方式】
[0035]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0036]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0037]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0038]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0039]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0040]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0041 ] 现有技术中所述SADP制备半导体器件的方法为光刻-蚀刻-薄膜沉积-蚀刻-去除核-蚀刻(Litho - Etch - film deposit1n-Etch - Strip - Etch.)，如图 la-le 所不，其中，首先提供半导体衬底101，在所述半导体衬底101上形成无定型硅102，在所述半导体衬底101和所述无定型硅之间还可以形成氧化物氮化物等材料层，然后在所述硬掩膜层上形成有机层和抗反射层以及图案化的光刻胶核103，如图1a所示。
[0042]然后以所述光刻胶和为掩膜蚀刻所述无定型硅102，以形成无定型硅核1021，如图1b所示，然后去除所述光刻胶核103。
[0043]接着在所述无定型硅核1021上沉积间隙壁材料层104，以覆盖所述无定型硅核1021，图案化所述间隙壁材料层104，以在所述无定型硅核1021上形成间隙壁1041，如图1c所示。
[0044]然后去除所述无定型硅核1021，最后以所述间隙壁1041为掩膜蚀刻所述半导体衬底101，以将图案转移至所述半导体衬底101中，得到如图1d所述的器件结构。
[0045]所述方法中所述间隙壁的沉积和蚀刻过程使线宽粗糙度(line widthroughness,LffR)性能降低，从而影响半导体器件的性能。同时由于所述无定型娃会被氧化，出现奇数-偶数关键尺寸不够均一(Even-odd⑶loading)，如图1e中右侧图形所示，鳍片之间的间距、高度不够均一，从而引起后续步骤中薄膜沉积、光刻蚀刻以及工艺窗口偏移等问题。
[0046]因此需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。
[0047]实施例1
[0048]下面结合附图2a_2f对本发明所述方法作进一步的说明，其中图2a_2f为本发明一实施方式中基于双图案方法制备半导体器件的过程示意图。
[0049]首先执行步骤201，提供半导体衬底201，在所述半导体衬底201上形成SiGe层、氧化物层202和图案化的掩膜层203。
[0050]具体地，如图2a所示，所述半导体衬底201可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
[0051]可选地，还可以在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本发明中形成浅沟槽隔离，所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。
[0052]此外，半导体衬底上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。
[0053]接着，在所述半导体衬底上形成界面层，其中所述界面层可以选用本领域常用的界面材料，例如氧化物层、氮化物等，但不局限于某一种，在此不再赘述。
[0054]在所述界面层上形成SiGe层和氧化物材料层202，其中所述氧化物材料层202可以选用S12，但并不局限于该材料，其中所述SiGe层作为后续步骤中选择性去除所述改性层的停止层。
[0055]最后在所述氧化物材料层202上形成有机分布层(Organic distribut1nlayer, 0DL)，含硅的底部抗反射涂层(S1-BARC)，在所述含硅的底部抗反射涂层(S1-BARC)上沉积图案化了的光刻胶层。
[0056]其中，所述光刻胶层中形成多个间隔设置的虚拟核图案如图2a所示。
[0057]执行步骤202，以所述图案化的掩膜层203为掩膜蚀刻所述氧化物材料层202，以在所述氧化物材料层202中形成所述氧化物虚拟核2021。
[0058]如图2b所示，在该步骤中选用干法蚀刻所述氧化物材料层202，所述蚀刻气氛可以根据选用的材料进行选择，以使所述氧化物材料层202和所述SiGe层具有较大的蚀刻选择比。
[0059]具体地，以所述光刻胶层为掩膜层，蚀刻所述有机分布层、底部抗反射涂层，以将图案转移至所述有机分布层、底部抗反射涂层中，然后以所述蚀刻所述有机分布层、底部抗反射涂层为掩膜蚀刻所述氧化物材料层202，以在所述氧化物材料层202中形成所述氧化物虚拟核2021。
[0060]在该步骤中选用干法蚀刻所述氧化物材料层202，在该步骤中所述干法蚀刻中可以选用CF4、CHF3S外加上N2、CO2, 02中的一种作为蚀刻气氛，其中气体流量为CF410_200sccm，CHF310-200sccm,队或 CO 2或 O 210_400sccm，所述蚀刻压力为 3O-15OmTorr,蚀刻时间为5-120S。
[0061]执行步骤203，沉积间隙壁材料层204，以覆盖所述氧化物虚拟核2021和所述半导体衬底201。
[0062]具体地，如图2c所示，在该步骤中所述间隙壁材料层204选用氮化物，例如选用SiN，但并不局限于该材料。
[0063]其中，所述间隙壁材料层204选用原子层沉积(ALD)形成。
[0064]可选地，所述间隙壁材料层204的厚度并不局限于某一数值范围。
[0065]执行步骤204，对水平方向上的所述间隙壁材料层204进行等离子体处理，以在所述半导体衬底上方和所述氧化物虚拟核2021的顶部上方形成改性层205。
[0066]具体地，如图2d所示，在该步骤中，对所述间隙壁材料层204进行等离子体处理，以将水平方向上的所述间隙壁材料层204改性，形成改性层205，而在竖直方向上，所述氧化物虚拟核侧壁上的所述间隙壁材料层204并没有改性，两者具有较大的蚀刻选择比，因此可以在后续的步骤中很容易的选择性的去除所述改性层，在所述氧化物虚拟核的侧壁上形成间隙壁。
[0067]可选地，选用比或He等离子体对所述间隙壁材料层204进行处理。
[0068]进一步，所述H2SHe等离子体的产生方法可以选用本领域常用的方法，例如在本发明的一实施例中选用凡或He气体作为工作气体，然后在所述等离子体源中进行等离子化，选用&或He等离子体处理所述腔室时所述离子体处理的压力为l_7t0rr，可选为2_5torr，所述!12或He的流速为300-4000sccm，可选为500-800sccm，所述功率为100-2000W,例如将所述高频射频功率设置为10w以上，产生等离子体以对所述腔室进行处理。
[0069]在该步骤中处理时间为0.5-5小时，可选为0.5-1小时，本领域技术人员可以根据实际需要进行选择。
[0070]执行步骤205，去除所述改性层，以在所述氧化物虚拟核2021的侧壁上形成间隙壁 2041。
[0071]具体地，如图2e所示，在该步骤中选用湿法蚀刻选择性的去除所述改性层，以形成所述间隙壁2041。
[0072]可选地，选用DHF去除所述改性层，以形成所述间隙壁2041。
[0073]其中，具体地，在该步骤中以稀释的氢氟酸DHF(其中包含HF、H2O2以及H2O)选择性蚀刻去除所述改性层。
[0074]其中，所述DHF的浓度并没严格限$1」，在本发明中优选HF:H202:H20 =
0.1-1.5:1:5ο
[0075]执行步骤206，去除所述氧化物虚拟核2021，以得到鳍片图案。
[0076]具体地，如图2f所示，选用DHF去除所述氧化物虚拟核2021，以得到间隙壁形成的鳍片图案。
[0077]进一步，在该步骤中以稀释的氢氟酸DHF(其中包含HF、H2O2以及H2O)湿法剥离所述间隙壁。其中，所述DHF的浓度并没严格限制，在本发明中优选HF:H202:H20 =
0.1-1.5:1:5ο
[0078]至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。在步骤206之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
[0079]本发明为了改变现有技术中存在的各种问题，提供了一种半导体器件的制备方法，所述方法中首先在所述氧化物虚拟核上形成间隙壁材料层，然后对所述间隙壁材料层进行等离子体处理，以将水平方向上的间隙壁材料层变为改性层，然后选择性的去除所述改性层以在所述氧化物虚拟核的侧壁上形成间隙壁，最后去除所述氧化物虚拟核，得到鳍片图案，通过所述方法可以避免在双图案的过程中造成氧化物大量的损失，同时还可以避免选用硅虚拟核或者A-C虚拟核带来的奇数-偶数尺寸不均一的问题，提高了半导体器件的性能和良率。
[0080]本发明的优点在于使所述双图案制备方法更加稳健，制备得到的FinFET具有更好的性能和良率。
[0081]图3为本发明一【具体实施方式】中所述半导体器件的制备工艺流程图，具体包括以下步骤:
[0082]步骤S1:提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的氧化物虚拟核；
[0083]步骤S2:沉积间隙壁材料层，以覆盖所述氧化物虚拟核和所述半导体衬底；
[0084]步骤S3:对水平方向上的所述间隙壁材料层进行等离子体处理，以在所述半导体衬底上方和所述氧化物虚拟核顶部上方形成改性层；
[0085]步骤S4:去除所述改性层，以在所述氧化物虚拟核的侧壁上形成间隙壁；
[0086]步骤S5:去除所述氧化物虚拟核，以得到鳍片图案。
[0087]实施例2
[0088]本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。通过本发明方法制备得到的半导体器件的图案具有良好的均一性和一致性，以进一步提高半导体器件的性能和良率。
[0089]实施例3
[0090]本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。
[0091]本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
[0092]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制造方法，包括: 步骤S1:提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的氧化物虚拟核； 步骤S2:沉积间隙壁材料层，以覆盖所述氧化物虚拟核和所述半导体衬底； 步骤S3:对水平方向上的所述间隙壁材料层进行等离子体处理，以在所述半导体衬底上方和所述氧化物虚拟核顶部上方形成改性层； 步骤S4:去除所述改性层，以在所述氧化物虚拟核的侧壁上形成间隙壁； 步骤S5:去除所述氧化物虚拟核，以得到鳍片图案。2.根据权利要求1所述的方法，其特征在于，在所述步骤SI中，所述半导体衬底和氧化物虚拟核之间还形成有覆盖所述半导体衬底的SiGe层。3.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，位于所述氧化物虚拟核侧壁上的所述间隙壁材料层为非改性的间隙壁材料层。4.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，所述间隙壁材料层选用氮化物。5.根据权利要求1或4所述的方法，其特征在于，在所述步骤S3中，选用H2或He等离子体对所述间隙壁材料层进行处理。6.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，选用湿法蚀刻去除所述改性层，以形成所述间隙壁。7.根据权利要求1或6所述的方法，其特征在于，在所述步骤S4中，选用DHF去除所述改性层，以形成所述间隙壁。8.根据权利要求1所述的方法，其特征在于，在所述步骤S5中，选用DHF去除所述氧化物虚拟核。9.根据权利要求1所述的方法，其特征在于，所述步骤SI包括: 步骤Sll:在所述半导体衬底上依次形成SiGe层、氧化物层以及掩膜叠层； 步骤S12:图案化所述掩膜叠层，以得到虚拟核图案； 步骤S13:以所述掩膜叠层为掩膜蚀刻所述氧化物层，以得到所述氧化物虚拟核。10.一种基于权利要求1至9之一所述的方法制备得到的半导体器件。11.一种电子装置，包括权利要求10所述的半导体器件。
【文档编号】H01L29/78GK105826197SQ201510008991
【公开日】2016年8月3日
【申请日】2015年1月8日
【发明人】张海洋, 王冬江
【申请人】中芯国际集成电路制造(上海)有限公司