一种超结功率器件及其制作方法
【专利摘要】本发明公开了一种超结功率器件及其制作方法，其中制作方法包括：在衬底上形成外延层，并对所述外延层进行刻蚀形成沟槽；在所述外延层上方及所述沟槽内形成氧化层和多晶硅；在所述沟槽内填充介质材料形成介质层，去除所述外延层上方的氧化层、多晶硅以及沟槽内的介质层，保留所述沟槽内的氧化层、多晶硅和介质层，使得沟槽内保留的介质层与氧化层和多晶硅高度相同。采用对外延层进行刻蚀形成沟槽的方式，并在沟槽内形成氧化层和多晶硅，然后在沟槽中填充介质材料，形成P型区域，与现有制作方法相比，本发明不需要重复进行外延生长工艺来制作外延层，也省去高能量离子注入的工艺，减少工艺复杂性，同时还能降低器件的制作成本。
【专利说明】
一种超结功率器件及其制作方法
技术领域
[0001]本发明涉及半导体技术领域，特别涉及一种超结功率器件及其制作方法。
【背景技术】
[0002]沟槽型垂直双扩散场效应晶体管(Vertical Double Diffused Metal OxideSemi conductor，简称VDMOS)晶体管兼有双极晶体管和普通金属氧化物半导体(MetalOxide Semiconductor，简称M0S)器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件。由于VDMOS的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
[0003]传统功率金氧半场效晶体管(MetalOxide Semiconductor Field EffectTransistor，简称M0SFET)通常采用VDMOS结构，为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，但是会直接导致导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系，这个关系被称为“硅极限”。超结VDMOS基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，能够很好地解决导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结VDMOS采用交替的P-N结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结VDMOS的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿，达到提高击穿电压并降低导通电阻的目的。传统功率器件和超结功率器件的漂移区结构示意图如图1和图2所示，图1中01表不衬底，02表不低惨杂漂移层的N型区域，图2中01表不衬底，03表不N型区域，04表不P型区域，03和04构成P-N结构。
[0004]在制作VDMOS制作过程中，采用外延生长方式在衬底上形成外延层，一般需要重复多次形成多层外延层，工艺复杂，而且形成P型外延或N型外延后还需要采用离子注入工艺进行掺杂，离子注入是用能量至少为10keV量级的离子束入射到材料中，需要耗费高能量。
【发明内容】
[0005]为了解决现有技术中生长多层外延层工艺复杂还需要进行高能量离子注入的问题，本发明提供了一种超结功率器件的制作方法，包括:
[0006]在衬底上形成外延层，并对所述外延层进行刻蚀形成沟槽；
[0007]在所述外延层上方及所述沟槽内形成氧化层和多晶硅；
[0008]在所述沟槽内填充介质材料形成介质层，去除所述外延层上方的氧化层、多晶硅以及沟槽内的介质层，保留所述沟槽内的氧化层、多晶硅和介质层，使得所述沟槽内保留的介质层与氧化层和多晶娃高度相同。
[0009]可选的，所述沟槽的深度为10-100um。
[0010]可选的，所述衬底为单晶硅，所述介质材料为苯丙环丁烯或聚酰亚胺。
[0011]可选的，形成所述氧化层时采用热氧化工艺，所述氧化层为氧化硅。
[0012]可选的，所述氧化娃的厚度为0.05-0.2um。
[0013]可选的，采用低压力化学气相沉积法形成所述多晶硅，所述多晶硅为P型掺杂多晶娃。
[0014]可选的，所述P型掺杂多晶硅的厚度为0.5-2um。
[0015]可选的，采用干法刻蚀或者化学机械抛光去除所述衬底表面的氧化层、多晶硅和介质层。
[0016]可选的，所述方法还包括:
[0017]在所述外延层上方形成栅极氧化层、栅极多晶硅以及隔离介质，形成P型体区和N型源区；
[0018]在所述隔离介质层上方以及所述沟槽内保留的介质层与氧化层和多晶硅上方继续沉积一层金属层。
[0019]另一方面，
[0020]本发明还提供了一种采用上述制作方法得到的超结功率器件。
[0021]本发明提供的超结功率器件的制作方法，采用对外延层进行刻蚀形成沟槽的方式，并在沟槽内形成氧化层和多晶硅，然后在沟槽中填充介质材料，形成P型区域，与现有制作方法相比，不需要重复进行外延生长工艺来制作外延层，也省去高能量离子注入的工艺，减少工艺复杂性，同时还能降低器件的制作成本。
【附图说明】
[0022]图1为现有技术中传统器件偏移区的结构示意图；
[0023]图2为现有技术中超结功率器件偏移区的结构示意图；
[0024]图3为本发明实施例提供的一种超结功率器件的制作方法的步骤流程图；
[0025]图4为本发明实施例一中步骤SI形成沟槽的示意图；
[0026]图5为本发明实施例一中步骤S2形成氧化硅的示意图；
[0027]图6为本发明实施例一中步骤S3形成P型多晶硅的示意图；
[0028]图7为本发明实施例一中步骤S4形成介质层的示意图；
[0029]图8为本发明实施例一中步骤S5去除氧化硅、P型多晶硅及介质层的示意图；
[0030]图9为本发明实施例一中步骤S6形成P型体区和N型源区的示意图；
[0031]图10为本发明实施例一制作超结功率器件的流程示意图；
[0032]图11为本发明实施例一中有源区104与划片道区域101、截止环区域102以及分压区域103的位置示意图。
【具体实施方式】
[0033]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0034]超结功率器件(也就是超结VDM0S)利用复合缓冲层里面交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。要达到理想的效果，其前提条件就是电荷平衡，因此如何制造电荷平衡的P区和N区是超结VDMOS制作的关键。
[0035]本发明提供了一种超结功率器件的制作方法，步骤流程如图3所示，包括以下步骤:
[0036]步骤S10、在衬底上形成外延层，并对外延层进行刻蚀形成沟槽。
[0037]步骤S20、在外延层上方及沟槽内形成氧化层和多晶硅。
[0038]步骤S30、在沟槽内填充介质材料形成介质层，去除外延层上方的氧化层、多晶娃以及沟槽内的介质层，保留沟槽内的氧化层、多晶硅和介质层，使得沟槽内保留的介质层与氧化层和多晶硅高度相同。
[0039]与现有技术不同，该制作方法对外延层进行刻蚀形成沟槽，并在沟槽内形成氧化层和多晶硅，不需要重复进行外延生长工艺来制作外延层，减少加工工艺的复杂性。也不再需要高能量离子注入对外延层进行掺杂，能够降低器件的制作成本。
[0040]步骤SlO中形成的沟槽的深度优选为10-100um。首先在衬底上形成外延层，采用干法刻蚀对外延层进行刻蚀，形成沟槽，沟槽底部到达衬底表面，其中衬底为单晶硅。硅衬底的导电类型为N型，相应的形成的外延层为N型外延层。
[0041]步骤S20中形成氧化层时采用热氧化工艺，氧化层优选为氧化硅，并且氧化硅的厚度优选为0.05-0.2um。
[0042]步骤S20中采用低压力化学气相沉积法(Low Pressure Chemical VaporDeposit1n,简称LPCVD)形成多晶硅，多晶硅优选为P型掺杂多晶硅，即采用LPCVD方法沉积多晶硅之后利用P型离子进行掺杂。P型掺杂多晶硅的厚度优选为0.5-2um。
[0043]步骤S30中在沟槽内填充介质材料形成介质层，其中的介质材料为苯丙环丁烯或聚酰亚胺。形成介质层之后，采用干法刻蚀或者化学机械抛光(Chemical mechanicalpolishing，简称CMP)的方式去除衬底表面的氧化层、多晶硅和介质层，仅保留沟槽内的氧化层、多晶娃和介质层。
[0044]进一步地，该制作方法还包括:
[0045]步骤S40、在外延层上方形成栅极氧化层、栅极多晶硅以及隔离介质，形成P型体区和N型源区；
[0046]步骤S50、在隔离介质层上方以及沟槽内保留的介质层与氧化层和多晶硅上方继续沉积一层金属层。
[0047]在外延层上方依次形成栅极氧化层、栅极多晶硅、隔离介质以及金属层，并将栅极多晶硅作为超结功率器件的栅极，对隔离介质上方的金属层进行刻蚀形成超结功率器件的源极或漏极。在衬底的另一侧表面也沉积一层金属层，刻蚀形成超结功率器件的漏极或源极。
[0048]实施例一
[0049]本实施例中以单晶硅作为衬底的实施例进行说明，具体包括以下步骤:
[0050]步骤S1、在单晶硅I上方形成N型外延层2，并进行干法刻蚀形成沟槽，如图4所示。衬底材料的选择主要取决于以下几个方面:结构特性、界面特性、化学稳定性、热学性能、导电性能、光学性能以及机械性能，选择衬底以及相应的外延层时需要考虑上述几个方面。由于硅是热的良导体，器件的导热性能较好，从而达到延长器件寿命的目的，因此本实施例中以单晶硅衬底为例进行说明，但是需要说明的是，衬底材料除了可以是硅(Si)以夕卜，还可以是碳化硅(SiC)、氮化镓(GaN)或者是砷化镓(GaAS)等。
[0051]在单晶硅I表面经过外延生长得到N型外延2，N型外延层2的厚度可以根据不用应用进行调节。比如不同的外延厚度直接决定的VDMOS器件的耐压值大小，如果是高压产品，则外延层厚度需加厚；如果是低压产品，则不需要厚的外延层。
[0052]步骤S2、进行热氧化工艺，在沟槽内形成氧化硅3，如图5所示。
[0053]步骤S3、采用LPCVD沉积多晶娃，并掺入P型离子，得到P型多晶硅4，如图6所示。
[0054]步骤S4、在沟槽内填充介质材料形成介质层5，如图7所示。
[0055]步骤S5、采用干法刻蚀或CMP，去除单晶硅I上方的氧化硅3、P型多晶硅4以及介质层5，保留沟槽内的氧化硅3、P型多晶硅4以及介质层5，刻蚀后沟槽内的氧化硅3、P型多晶娃4和介质层5尚度相同，如图8所不。
[0056]步骤S6、在N型外延2上方形成栅极氧化层6、栅极多晶硅7以及隔离介质8，形成P型体区100和N型源区200，并继续沉积一层金属层9，如图9所示。
[0057]具体的，步骤S5之后，在高温炉管中进行氧化操作，在N型外延2上方区域形成栅极氧化层6，并在栅极氧化层6的上方形成栅极多晶硅区域。在栅极氧化层6上沉积多晶硅形成栅极多晶硅7，作为VDMOS器件的栅极，之后经过形成一层介质材料形成隔离介质8，栅极氧化层6和栅极多晶硅7的侧壁均被隔离介质8所隔离。
[0058]在栅极氧化层6和栅极多晶硅7的两个侧壁对应的N型外延2表面驱入硼离子，形成P型体区100，之后在栅极氧化层6表面部分区域涂覆光刻胶，利用光刻胶以及栅极多晶硅区域的阻挡，向N型外延2注入磷离子或者砷离子，进而形成N型源区200。
[0059]本实施例中制作超结功率器件的流程示意如图10所示，利用该实施例形成的沟槽型功率器件有源区104与其它区域(包括划片道区域101、截止环区域102以及分压区域103)的位置示意图如图11所示。
[0060]基于本实施例提供的制作方法，采用对外延层进行刻蚀形成沟槽的方式，并在沟槽内形成氧化层和多晶硅，然后在沟槽中填充介质材料，形成P型区域，与现有制作方法相比，不需要重复进行外延生长工艺来制作外延层，减少工艺复杂性。同时还能省去高能量离子注入工艺，降低器件的制作成本。
[0061]实施例二
[0062]本实施例提供了基于实施例一中的制作方法得到的超结功率器件。
[0063]以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
【主权项】
1.一种超结功率器件的制作方法，其特征在于，包括: 在衬底上形成外延层，并对所述外延层进行刻蚀形成沟槽； 在所述外延层上方及所述沟槽内形成氧化层和多晶硅； 在所述沟槽内填充介质材料形成介质层，去除所述外延层上方的氧化层、多晶硅以及沟槽内的介质层，保留所述沟槽内的氧化层、多晶硅和介质层，使得所述沟槽内保留的介质层与氧化层和多晶硅高度相同。2.根据权利要求1所述的制作方法，其特征在于，所述沟槽的深度为lO-lOOum。3.根据权利要求1所述的制作方法，其特征在于，所述衬底为单晶硅，所述介质材料为苯丙环丁烯或聚酰亚胺。4.根据权利要求1所述的制作方法，其特征在于，形成所述氧化层时采用热氧化工艺，所述氧化层为氧化硅。5.根据权利要求4所述的制作方法，其特征在于，所述氧化硅的厚度为0.05-0.2um。6.根据权利要求1所述的制作方法，其特征在于，采用低压力化学气相沉积法形成所述多晶娃，所述多晶娃为P型惨杂多晶娃。7.根据权利要求6所述的制作方法，其特征在于，所述P型掺杂多晶硅的厚度为0.5_2um08.根据权利要求1所述的制作方法，其特征在于，采用干法刻蚀或者化学机械抛光去除所述外延层上方的氧化层、多晶硅和介质层。9.根据权利要求1-8中任一项所述的制作方法，其特征在于，所述方法还包括: 在所述外延层上方形成栅极氧化层、栅极多晶硅以及隔离介质，形成P型体区和N型源区； 在所述隔离介质层上方以及所述沟槽内保留的介质层与氧化层和多晶硅上方继续沉积一层金属层。10.一种超结功率器件，其特征在于，所述超结功率器件为采用权利要求1-9中任一项所述的制作方法得到。
【文档编号】H01L29/78GK105826195SQ201510007945
【公开日】2016年8月3日
【申请日】2015年1月7日
【发明人】李理, 马万里, 赵圣哲
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司