基于[100]/(001)沟道的[110]单轴张应力nmos器件及其制备方法
【专利摘要】本发明涉及一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件及其制备方法。该制备方法包括：选取晶面为(001)的单晶Si衬底；形成P型阱区；形成隔离区；在P型阱区表面生长绝缘层，利用光刻工艺形成沟道保护层图案，利用选择性刻蚀工艺形成沟道保护层；利用自对准工艺在P型阱区进行N型离子注入形成源区和漏区，并去除沟道保护层；在P型阱区表面生长栅介质层和栅极层；湿法刻蚀栅极层和栅介质层形成与沟道方向成一定齿宽和一定沟道宽度且与沟道[100]晶向形成45°角的齿状栅极；在表面淀积SiN单轴应力薄膜，最终形成具有[100]/(001)沟道的[110]/(001)应变Si NMOS器件。本发明采用与沟道[100]晶向形成45°角的齿状栅型结构对[110]晶向施加单轴张应力，增强了NMOS沟道迁移率，提升了器件性能。
【专利说明】基于[100]/(001)沟道的[110]单轴张应力NMOS器件及其制备方法
技术领域
[0001]本发明涉及集成电路技术领域，特别涉及一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件及其制备方法。
【背景技术】
[0002]半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使了该领域的迅速发展。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济都产生了巨大的影响。半导体集成电路一直遵循着Moore定律发展，S卩当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。换言之，每一美元所能买到的电脑性能，将每隔18-24个月翻一倍以上。直至今天，Moore定律仍然发挥着作用。
[0003]在目前的工艺水平下，要继续维持Moore定律发展，不断按比例缩小器件的特征尺寸是改善超大规模集成电路(VLSI)和甚大规模集成电路(ULSI)器件的传统方法，然而随着器件尺寸不断逼近物理和技术的双重极限，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的问题。Si基应变技术可以显著提高MOS器件的载流子迀移率，改善了体SiMOSFET的电学特性，并且与传统Si工艺兼容，可以充分发挥Si基集成技术的潜力，成为延伸Moore定律的重要技术手段之一。从应力类型划分，应变技术可分为单轴应变技术和双轴应变技术两类。单轴应变有压应力和张应力两种类型，单轴应变技术可增强Si材料载流子迀移率，该特性可大幅提高Si NM0SFET的性能，在小尺寸器件与超大规模集成电路(VLSI)中有广泛的应用。其中，利用单轴应变技术增强匪OS沟道反型层电子迀移率时，NMOS沟道反型层电子迀移率与单轴应力施加的晶向/晶面密切相关。依据现有结论，当单轴应力类型为张应力，且对沟道材料沿(001)晶面[110]晶向施加应力时，NMOS沟道反型层电子迀移率为最高，器件性能最优。
[0004]值得注意的是，上述单轴应力致NMOS晶向/晶面最优增强方案的前提是，单轴应变Si NMOS沟道晶向与单轴应力施加的晶向一致。如果施力晶向与沟道晶向不同，沟道迀移率随应力变化的最优方案将发生变化。本发明人通过长期研究发现，若选择[100]晶向作为沟道晶向，[110]/(001)单轴应变Si nMOS电子迀移率会进一步增强10%左右。
[0005]因此在原有工艺基础上，不增加成本和资金投入，如何实现与[100]/(001)沟道成45°角的[110]/(001)施加单轴张应力的Si NMOS器件及其制备方法极其重要。
【发明内容】
[0006]因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件及其制备方法。
[0007]具体地，本发明一个实施例提出的一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件的制备方法，包括:
[0008]S101、选取掺杂浓度为I X 115?I X 116Cnf3的P型、晶面为(001)晶向为[100]的单晶Si衬底为初始材料；
[0009]S102、在所述单晶Si衬底上热氧化一层厚度为20?30nm的第一 S12层；
[0010]S103、在所述第一S12层上利用LPCVD工艺淀积100?150nm的第一SiN层，用于阱区注入的掩蔽；
[0011]S104、利用光刻工艺形成P阱区域，在所述P阱区域注入B离子形成P型阱区；
[0012]S105、在所述P型阱区表面热氧化生成第二 S12层，在800°(:的犯气氛下，将所述P型阱区推进至2μπι;
[0013]S106、利用干法刻蚀工艺刻蚀所述第二 S12层和第一 SiN层；
[0014]S107、在衬底表面热氧化形成厚度为20nm的第三S12层；
[0015]S108、利用CVD工艺在所述第三S12层上生长厚度为50nm第二 SiN层；
[0016]S109、利用光刻工艺在所述第二 SiN层上形成光刻隔离区；
[0017]S110、利用局部热氧化工艺在所述光刻隔离区上形成厚度为0.3μπι的NMOS隔离区；
[0018]SI 11、在所述P型阱区表面利用热氧化工艺生长厚度为6nm的第四S12层；
[0019]S112、利用LPCVD工艺在所述第四S12层上淀积厚度为10nm的第三SiN层；
[0020]S113、利用光刻工艺在所述第三SiN层上形成沟道保护层图案，利用选择性刻蚀工艺刻蚀所述第三SiN层和所述第四S12层形成沟道保护层；
[0021]S114、利用自对准工艺在所述P型阱区进行N型离子注入形成NMOS的源区和漏区；
[0022]S115、在250°C?300°C的N2环境下快速热退火，时间为30s;
[0023]S116、利用刻蚀工艺刻蚀掉所述第三SiN层和所述第四S12层；
[0024]S117、利用热氧化工艺在所述P型阱区表面生长厚度为6nm的S12作为NMOS栅介质层；
[0025]S118、利用LPCVD工艺在所述匪OS栅介质层上生长厚度为120nm N型掺杂的Ploy-Si作为栅极层；
[0026]S119、利用光刻工艺在所述沟道保护层图案所在位置形成齿状栅极图形；
[0027]S120、利用湿法刻蚀工艺刻蚀所述栅极层和所述栅介质层形成齿宽为20nm、沟道宽度为45nm且与[100]/(001)沟道成45°角的齿状栅极；
[0028]S121、在表面淀积SiN单轴应力薄膜，通过与[100]/(001)沟道成45°角的齿状栅型结构实现[110 ]晶向施加单轴张应力，则[100 ]晶向作为沟道晶向，[110 ]/(001)单轴应变SinMOS电子电导率有效质量更小，沟道电子迀移率会进一步增强，从而提升集成器件与电路f生會K;
[0029]S122、采用CVD工艺在所述SiN应力薄膜上淀积厚度为200?300nm的BPSG形成介质层，用硝酸和氢氟酸刻蚀所述介质层形成NMOS源漏接触孔；
[0030]S123、利用电子束蒸发工艺淀积厚度为10?20nm的钨层，形成匪OS源漏接触，利用刻蚀工艺刻选择性蚀掉指定区域的所述钨层；
[0031]S124、采用CVD工艺淀积厚度为20?30nm的第四SiN层，用于钝化所述介质层，最终形成所述具有[100]/(001)沟道的应变Si NMOS器件。
[0032]本发明另一个实施例提出的一种基于[100]/(001)沟道的[110]单轴张应力匪OS器件，包括Si衬底层、P型阱区、源漏区、栅介质层、Ploy-Si层、SiN单轴应力薄膜;其中，所述NMOS器件由上述实施例所述的方法制备形成。
[0033]本发明另一个实施例提出的一种基于[100]/(001)沟道的[110]单轴张应力匪OS器件的制备方法，包括:
[0034]选取晶面为(001)单晶Si衬底；
[0035]在所述单晶Si衬底形成P型阱区；
[0036]在所述P型阱区边缘形成隔离区；
[0037]在所述P型阱区表面生长绝缘层，利用光刻工艺形成沟道保护层图案，利用选择性刻蚀工艺形成沟道保护层；
[0038]利用自对准工艺在所述P型阱区进行N型离子注入形成源区和漏区，并去除所述沟道保护层；
[0039]在所述P型阱区表面生长栅介质层和栅极层；
[0040]利用湿法刻蚀工艺刻蚀所述栅极层和所述栅介质层形成一定齿宽和一定沟道宽度的齿状栅极；
[0041]在所述齿状栅极表面淀积SiN单轴应力薄膜，最终形成所述基于[100]/(001)沟道的[110 ]单轴张应力NMOS器件。
[0042]在发明的一个实施例中，在所述单晶Si衬底形成P型阱区，包括:
[0043]在所述单晶Si衬底上热氧化生长第一S12层；
[0044]在所述第一S12层上淀积第一 SiN层，用于阱区注入的掩蔽；
[0045]利用光刻工艺形成P阱区域，在所述P阱区域注入B离子形成所述P型阱区。
[0046]在本发明的一个实施例中，在所述P型阱区边缘形成隔离区，还包括:
[0047]在所述P型阱区表面热氧化生成第三S12层；
[0048]利用CVD工艺在所述第三S12层上生长第二 SiN层；
[0049]利用光刻工艺在所述第二SiN层上形成光刻隔离区；
[0050]利用局部热氧化工艺在所述光刻隔离区上形成一定厚度的所述隔离区。
[0051]在本发明的一个实施例中，在所述P型阱区表面生长绝缘层，利用光刻工艺形成沟道保护层图案，利用选择性刻蚀工艺形成沟道保护层，包括:
[0052]在所述P型阱区表面利用热氧化工艺生长第四S12层；
[0053]利用LPCVD工艺在所述第四S12层上淀积第三SiN层；
[0054]利用光刻工艺在所述第三SiN层上形成沟道保护层图案，利用选择性刻蚀工艺刻蚀所述第三SiN层和所述第四S12层形成所述沟道保护层。
[0055]在本发明的一个实施例中，在所述P型阱区表面生长栅介质层和栅极层，包括:
[0056]用热氧化工艺在所述P型阱区表面生长S12作为栅介质层；
[0057]利用LPCVD工艺在所述栅介质层表面生长N型掺杂的Ploy-Si作为栅极层。
[0058]在本发明的一个实施例中，所述齿状栅极的齿宽为20nm、沟道宽度为45nm。
[0059]在本发明的一个实施例中，在所述齿状栅极表面淀积SiN单轴应力薄膜之后，包括:
[0060]采用CVD工艺在所述SiN单轴应力薄膜表面淀积BPSG形成介质层，用硝酸和氢氟酸刻蚀所述介质层形成源漏接触孔；
[0061]利用电子束蒸发工艺淀积钨层，利用刻蚀工艺刻选择性蚀掉指定区域的所述钨层以形成源漏接触；
[0062]采用CVD工艺淀积第四SiN层，用于钝化所述介质层。
[0063]本发明另一个实施例提出的一种基于[100]/(001)沟道的[110]单轴张应力匪OS器件，包括Si衬底层、P型阱区、源漏区、栅介质层、Ploy-Si层、SiN单轴应力薄膜;其中，所述NMOS器件由上述实施例所述的方法制备形成。
[0064]上述实施例，采用与沟道[100]晶向形成45°角的齿状栅型结构对[110]晶向施加单轴张应力，实现一种[110]单轴张应力/[100]沟道小尺寸(OOl)nMOS结构与制造，具体优点如下:
[0065]1、本发明采用与沟道[100]晶向形成45°角的齿状栅型结构对[110]晶向施加单轴张应力，增强了NMOS沟道迀移率，进而提升了器件性能；
[0066]2、本发明可在原有工艺基础上，不增加成本和资金投入，提升集成器件及电路的性能。
[0067]通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
【附图说明】
[0068]下面将结合附图，对本发明的【具体实施方式】进行详细的说明。
[0069]图1为本发明实施例提供的一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件的制备方法流程图；
[0070]图2为本发明实施例提供的一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件的电子电导率有效质量的仿真示意图；
[0071]图3为本发明实施例提供的一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件的电子迀移率的仿真示意图；
[0072]图4a_图4j为本发明实施例提供的一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件的制备方法示意图。
【具体实施方式】
[0073]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0074]实施例一
[0075]请参见图1，本发明实施例提供的一种基于[100]/(001)沟道的[110]单轴张应力NMOS器件的制备方法流程图；该方法包括如下步骤:
[0076]步骤a、选取晶面为(001)的单晶Si衬底；
[0077]步骤b、在所述单晶Si衬底形成P型阱区；
[0078]步骤C、在所述P型阱区边缘形成隔离区；
[0079]步骤d、在所述P型阱区表面生长绝缘层，利用光刻工艺形成沟道保护层图案，利用选择性刻蚀工艺形成沟道保护层；
[0080]步骤e、利用自对准工艺在所述P型阱区进行N型离子注入形成源区和漏区，并去除所述沟道保护层；
[0081]步骤f、在所述P型阱区表面生长栅介质层和栅极层；
[0082]步骤g、利用湿法刻蚀工艺刻蚀所述栅极层和所述栅介质层形成一定齿宽和一定沟道宽度的齿状栅极；
[0083]步骤h、在所述齿状栅极表面淀积SiN单轴应力薄膜，最终形成所述具有[100]/(001)沟道的应变Si NMOS器件。
[0084]其中，步骤b包括:
[0085]步骤bl、在所述单晶Si衬底上热氧化生长第一S12层；
[0086]步骤b2、在所述第一S12层上淀积第一 SiN层，用于阱区注入的掩蔽；
[0087]步骤b3、利用光刻工艺形成P阱区域，在所述P阱区域注入B离子形成所述P型阱区。
[0088]可选地，步骤c包括:
[0089]步骤Cl、在所述P型阱区表面热氧化生成第三S12层；
[0090]步骤c2、利用CVD工艺在所述第三S12层上生长第二 SiN层；
[0091]步骤c3、利用光刻工艺在所述第二SiN层上形成光刻隔离区；
[0092]步骤c4、利用局部热氧化工艺在所述光刻隔离区上形成一定厚度的所述隔离区。
[0093]其中，对于步骤d，具体工艺可以为:
[0094]步骤dl、在所述P型阱区表面利用热氧化工艺生长第四S12层；
[0095]步骤d2、利用LPCVD工艺在所述第四S12层上淀积第三SiN层；
[0096]步骤d3、利用光刻工艺在所述第三SiN层上形成沟道保护层图案，利用选择性刻蚀工艺刻蚀所述第三SiN层和所述第四S12层形成所述沟道保护层。
[0097]其中，对于步骤f，具体工艺可以为:
[0098]步骤fl、用热氧化工艺在所述P型阱区表面生长S12作为栅介质层；
[0099]步骤f2、利用LPCVD工艺在所述栅介质层表面生长N型掺杂的Ploy-Si作为栅极层。
[0100]其中，对于步骤f，具体包括:
[0101]利用化学气相淀积淀积120nmN型掺杂的多晶硅;涂覆光刻胶;通过深紫外光刻实现图形转移，将掩模版上齿宽为20nm且与[100]/(001)沟道成45°角的齿状栅极图形转移至光刻胶上;通过湿法刻蚀工艺刻蚀形成齿状栅极;利用氧等离子体刻蚀去除光刻胶。
[0102]其中，所述齿状栅极的齿宽为20nm、沟道宽度为45nm。
[0103]其中，步骤i中，在所述齿状栅极表面淀积SiN单轴应力薄膜之后，包括:
[0104]采用CVD工艺在所述SiN单轴应力薄膜表面淀积BPSG形成介质层，用硝酸和氢氟酸刻蚀所述介质层形成源漏接触孔；
[0105]利用电子束蒸发工艺淀积钨层，利用刻蚀工艺刻选择性蚀掉指定区域的所述钨层以形成源漏接触；
[0106]采用CVD工艺淀积第四SiN层，用于钝化所述介质层。
[0107]请一并参见图2及图3，图2为本发明实施例提供的一种基于[100]/(001)沟道的
[110]单轴张应力NMOS器件的电子电导率有效质量的仿真示意图，图3为本发明实施例提供的一种[110]/(001)沟道的应变Si匪OS器件的电子迀移率的仿真示意图。分析可得，沿
(001)晶面上[110]晶向施加单轴张应力时，若不以该晶向作为沟道晶向，而选择[100]晶向作为沟道晶向时，其电子电导率有效质量更小，沟道电子迀移率会进一步增强。仿真结果表明，若选择[100]晶向作为沟道晶向，[110]/(001)单轴应变Si NMOS电子迀移率会进一步增强10%左右。
[0108]因此，本发明基于以上原理，采用与沟道[100]晶向形成45°角的齿状栅型结构对[110]晶向施加单轴张应力，实现一种[110]单轴张应力/[100]沟道小尺寸(OOl)NMOS结构与制造。
[0109]综上所述，本发明的制备方法具有如下优点:
[0110]1、本发明采用与沟道[100]晶向形成45°角的齿状栅型结构对[110]晶向施加单轴张应力，增强了NMOS沟道迀移率，进而提升了器件性能；
[0111]2、本发明可在原有工艺基础上，不增加成本和资金投入，提升集成器件及电路的性能。
[0112]实施例二
[0113]请参见图4a_图4j，图4a_图4j为本发明实施例提供的一种[110]/(001)沟道的应变Si NMOS器件的制备方法示意图，在上述实施例的基础上，本实施例将较为详细地对本发明的工艺流程进行介绍。该方法包括:
[0114]S001、淀积掩蔽层，如图4a所示:
[0115]选取单晶硅掺杂浓度为1015cm—3的P型Si衬底(001)为初始材料，沟道方向为
[100]。
[0116]在衬底上热氧化一层20nm厚的Si02缓冲层2；
[0117]在Si02缓冲层上用低压化学气相淀积LPCVD淀积10nm的SiN层3，用于阱区注入的掩蔽。
[0118]S002、形成阱区，如图4b所示:
[0119]进行光刻出P阱区，在P阱区注入硼形成P型区域；
[0120]在P阱区表面热氧化生成Si02，同时进行P阱推进，在衬底I上形成P阱4;
[0121 ] 在800°C的N2气氛下，将P阱继续推进2μπι;
[0122]S003、形成隔离，如图4c所示:
[0123]干法刻蚀掉SiN和Si02层；
[0124]在整个衬底表面热氧化20nm厚的Si02缓冲层；
[0125]在Si02缓冲层常温化学气相淀积生长一层50nm厚的SiN层，并在该层上光刻隔离区；
[0126]用隔离区局部热氧化一层0.3μπι的隔离5;
[0127]S004、淀积SiN层，形成沟道顶部保护层，如图4d所示:
[0? 28]在讲区4表面热氧化生长6nm厚的Si02介质层6 ；
[0129]在Si02栅介质层6上用LPCVD在P阱上淀积10nm的SiN层7，作为沟道保护层；
[0130]淀积在Si02介质层上用低压化学气相淀积LPCVD
[0131]光刻出沟道保护层，然后进行选择性刻蚀，长度通常取45nm;
[0132]S005、形成源漏区，如图4e所示:
[0133]在P阱区进行η型离子注入，自对准生成nMOS的源区8和漏区9;
[0134]在250?300°C氮气环境下快速热退火(RTA)30s，形成65nm的nMOS器件；
[0135]S006、刻蚀掉沟道保护层，淀积多晶硅，形成齿状栅极结构，正视图如图4f，俯视图如图4g:
[0136]刻蚀掉Si02介质层和SiN沟道保护层；
[0137]在讲区4表面热氧化生长6nm厚的Si02栅介质层10;
[0138]在Si02栅介质层6上应用LPCVD在P阱上生长厚度为120nm的η型掺杂的Ploy-Si层11，作为栅极；
[0139]光刻出栅极，然后进行湿法刻蚀，栅极齿宽20nm，对应沟道宽度45nm;
[0140]制作45°角的齿状栅型结构的好处:能够对[110]晶向施加单轴张应力，提升了匪OS器件迀移率，增强了器件性能；S卩[100]晶向作为沟道晶向，[110]/(001)单轴应变Si匪OS电子电导率有效质量更小，沟道电子迀移率会进一步增强，从而提升集成器件与电路性能。
[0141]进一步，齿状栅的工艺流程具体为:利用化学气相淀积淀积120nmN型掺杂的多晶硅;涂覆光刻胶;通过深紫外光刻实现图形转移，将掩模版上齿宽为20nm且与[100]/(001)沟道成45°角的齿状栅极图形转移至光刻胶上;通过湿法刻蚀工艺刻蚀形成齿状栅极;利用氧等离子体刻蚀去除光刻胶。
[0142]S007、淀积 SiN，如图 4f:
[0143]淀积SiN薄膜12，实现在[110]晶向施加应力；
[0144]S008、制作nmos电路，如图4h及图41:
[ΟΙ45] 采用化学气相淀积(CVD)淀积200?300nm的硼磷娃玻璃(Boro-phospho-silicate-glass ， 简称BPSG) ， 形成介质层 (PMD) 13 ， 用硝酸和氢氟酸刻蚀BPSG形成源漏接触孔如图4h。
[0146]利用电子束蒸发淀积10?20nm厚的钨(W)14，形成源漏接触，利用刻蚀工艺刻选择性蚀掉指定区域的金属W，采用化学机械抛光(CMP)进行平坦化处理如图4i。
[0147]S009、钝化，如图4j所示:
[0148]采用化学气相淀积(CVD)淀积20?30nm的氮化硅15，用于钝化电介质。
[0149]实施例三
[0150]本发明还提供一种基于[100]/(001)沟道的[110]单轴张应力匪OS器件，其包括:Si衬底层、P型讲区、源漏区、栅介质层、Ploy-Si层、SiN单轴应力薄膜;其中，所述NMOS器件由上述实施例所述的方法制备形成。
[0151]综上所述，本文中应用了具体个例对本发明基于[100]/(001)沟道的[110]单轴张应力NMOS器件及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
【主权项】
1.一种基于[100]/(001)沟道的[110]单轴张应力匪OS器件的制备方法，其特征在于，包括: 5101、选取掺杂浓度为IX 115?I X 116cnT3的P型、晶面为(001)的单晶Si衬底为初始材料； 5102、在所述单晶Si衬底上热氧化一层厚度为20?30nm的第一S12层； 5103、在所述第一S12层上利用LPCVD工艺淀积100?150nm的第一 SiN层，用于阱区注入的掩蔽； 5104、利用光刻工艺形成P阱区域，在所述P阱区域注入B离子形成P型阱区； 5105、在所述P型阱区表面热氧化生成第二S12层，在800°(:的他气氛下，将所述P型阱区推进至2μπι; 5106、利用干法刻蚀工艺刻蚀所述第二S12层和第一 SiN层； 5107、在衬底表面热氧化形成厚度为20nm的第三S12层； 5108、利用CVD工艺在所述第三S12层上生长厚度为50nm第二SiN层； 5109、利用光刻工艺在所述第二SiN层上形成光刻隔离区； 5110、利用局部热氧化工艺在所述光刻隔离区上形成厚度为0.3μπι的NMOS隔离区； 5111、在所述P型阱区表面利用热氧化工艺生长厚度为6nm的第四S12层； 5112、利用LPCVD工艺在所述第四S12层上淀积厚度为10nm的第三SiN层； 5113、利用光刻工艺在所述第三SiN层上形成沟道保护层图案，利用选择性刻蚀工艺刻蚀所述第三SiN层和所述第四S12层形成沟道保护层； 5114、利用自对准工艺在所述P型阱区进行N型离子注入形成NMOS的源区和漏区； 5115、在250°C?300 °C的N2环境下快速热退火，时间为30s; 5116、利用刻蚀工艺刻蚀掉所述第三SiN层和所述第四S12层； 5117、利用热氧化工艺在所述P型阱区表面生长厚度为6nm的S12作为NMOS栅介质层； 5118、利用LPCVD工艺在所述匪OS栅介质层上生长厚度为120nmN型掺杂的Ploy-Si作为栅极层； 5119、利用光刻工艺在所述沟道保护层图案所在位置形成齿状栅极图形； 5120、利用湿法刻蚀工艺刻蚀所述栅极层和所述栅介质层形成齿宽为20nm、沟道宽度为45nm且与[100]/(001)沟道成45°角的齿状栅极； 5121、在表面淀积SiN单轴应力薄膜，通过与[100]/(001)沟道成45°角的齿状栅型结构实现[110]晶向施加单轴张应力； 5122、采用CVD工艺在所述SiN应力薄膜上淀积厚度为200?300nm的BPSG形成介质层，用硝酸和氢氟酸刻蚀所述介质层形成NMOS源漏接触孔； 5123、利用电子束蒸发工艺淀积厚度为10?20nm的钨层，形成匪OS源漏接触，利用刻蚀工艺刻选择性蚀掉指定区域的所述钨层； 5124、采用CVD工艺淀积厚度为20?30nm的第四SiN层，用于钝化所述介质层，最终形成所述基于[100]/(001)沟道的[110]单轴张应力NMOS器件。2.—种基于[100]/(001)沟道的[110]单轴张应力匪OS器件，其特征在于，包括Si衬底层、P型阱区、源漏区、栅介质层、Ploy-Si层、SiN单轴应力薄膜;其中，所述匪OS器件由权利要求I所述的方法制备形成。3.—种基于[100]/(001)沟道的[110]单轴张应力匪OS器件的制备方法，其特征在于，包括: 选取晶面为(001)的单晶Si衬底； 在所述单晶Si衬底形成P型阱区； 在所述P型阱区边缘形成隔离区； 在所述P型阱区表面生长绝缘层，利用光刻工艺形成沟道保护层图案，利用选择性刻蚀工艺形成沟道保护层； 利用自对准工艺在所述P型阱区进行N型离子注入形成源区和漏区，并去除所述沟道保护层； 在所述P型阱区表面生长栅介质层和栅极层； 利用湿法刻蚀工艺刻蚀所述栅极层和所述栅介质层形成一定齿宽和一定沟道宽度的齿状栅极； 在所述齿状栅极表面淀积SiN单轴应力薄膜，最终形成所述基于[100]/(001)沟道的[110]单轴张应力NMOS器件。4.如权利要求3所述的方法，其特征在于，在所述单晶Si衬底形成P型阱区，包括: 在所述单晶Si衬底上热氧化生长第一 S12层； 在所述第一 S12层上淀积第一 SiN层，用于阱区注入的掩蔽； 利用光刻工艺形成P阱区域，在所述P阱区域注入B离子形成所述P型阱区。5.如权利要求3所述的方法，其特征在于，在所述P型阱区边缘形成隔离区，还包括: 在所述P型阱区表面热氧化生成第三S12层； 利用CVD工艺在所述第三S12层上生长第二 SiN层； 利用光刻工艺在所述第二SiN层上形成光刻隔离区； 利用局部热氧化工艺在所述光刻隔离区上形成一定厚度的所述隔离区。6.如权利要求3所述的方法，其特征在于，在所述P型阱区表面生长绝缘层，利用光刻工艺形成沟道保护层图案，利用选择性刻蚀工艺形成沟道保护层，包括: 在所述P型阱区表面利用热氧化工艺生长第四S12层； 利用LPCVD工艺在所述第四S12层上淀积第三SiN层； 利用光刻工艺在所述第三SiN层上形成沟道保护层图案，利用选择性刻蚀工艺刻蚀所述第三SiN层和所述第四S12层形成所述沟道保护层。7.如权利要求3所述的方法，其特征在于，在所述P型阱区表面生长栅介质层和栅极层，包括: 用热氧化工艺在所述P型阱区表面生长S12作为栅介质层； 利用LPCVD工艺在所述栅介质层表面生长N型掺杂的Ploy-Si作为栅极层。8.如权利要求3所述的方法，其特征在于，所述齿状栅极的齿宽为20nm、沟道宽度为45nm09.如权利要求3所述的方法，其特征在于，在所述齿状栅极表面淀积SiN单轴应力薄膜之后，包括: 采用CVD工艺在所述SiN单轴应力薄膜表面淀积BPSG形成介质层，用硝酸和氢氟酸刻蚀所述介质层形成源漏接触孔； 利用电子束蒸发工艺淀积钨层，利用刻蚀工艺刻选择性蚀掉指定区域的所述钨层以形成源漏接触； 采用CVD工艺淀积第四SiN层，用于钝化所述介质层。10.—种基于[100]/(001)沟道的[110]单轴张应力NMOS器件，其特征在于，包括Si衬底层、P型阱区、源漏区、栅介质层、Ploy-Si层、SiN单轴应力薄膜;其中，所述匪OS器件由权利要求3?9任一项所述的方法制备形成。
【文档编号】H01L29/78GK105895532SQ201610416021
【公开日】2016年8月24日
【申请日】2016年6月14日
【发明人】杨旻昱, 宋建军, 包文涛, 胡辉勇, 宣荣喜, 张鹤鸣
【申请人】西安电子科技大学