穿体过孔形成技术的制作方法

穿体过孔形成技术的制作方法
【专利摘要】公开了用于在半导体管芯中形成穿体过孔(TBV)的技术。根据某些实施例，使用所公开的技术提供的TBV包括基于聚合物的阻挡层和导电晶种层，其通过将导电油墨直接施加至阻挡层并随后原位固化它而形成。在某些实施例中，在固化之后，得到的晶种层可以是薄的、基本上共形的、导电的金属膜，在该金属膜上方可以沉积TBV的互连金属。在某些示例性情形下，聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、和/或聚碳酸亚丙酯(PPC)阻挡层和基于纳米颗粒的或基于金属络合物的制剂的含有铜(Cu)和/或银(Ag)的油墨可以用于形成TBV。在某些实例中，所公开的技术可以用于解决与现有的基于物理气相沉积(PVD)的远后端(FBEOL)工艺相关联的显著的差的台阶覆盖、低运行率、和/或高成本问题。
【专利说明】穿体过孔形成技术
【背景技术】
[0001] 穿硅过孔(TSV)是从硅(Si)衬底(例如，硅晶圆/管芯）的上部表面穿过Si衬底到Si 衬底的相对的下部表面的垂直电连接。通常，通过首先蚀刻Si衬底来形成TSV以限定从上部 表面穿过到相对的下部表面的通孔。随后，沿着衬底中的通孔的一个或多个内部侧壁表面 沉积电介质材料层，例如二氧化硅(Si0 2)。最后，在通孔的剩余部分中沉积诸如铜(Cu)之类 的导电材料，以提供在衬底的上部表面与下部表面之间的电连接。TSV可以用于互连单个芯 片或多个管芯中的多个有源电路层(例如，叠置芯片），由此形成三维集成电路(3DIC)或其 它三维封装体。
【附图说明】
[0002] 图1A-图1C分别例示了根据本公开内容的实施例配置的穿体过孔(through-body-via) (TBV)的透视图、侧面横截面视图、和顶视图。
[0003] 图2是根据本公开内容的实施例的集成电路(1C)的横截面视图。
[0004] 图3是根据本公开内容的实施例的在其中形成TBV开口之后图2中的1C的横截面视 图。
[0005] 图4是根据本公开内容的实施例的在去除任何剩余的经图案化的抗蚀剂层和硬掩 模层并在形成阻挡层之后图3中的1C的横截面视图。
[0006] 图5是根据本公开内容的实施例的在图案化阻挡层之后图4中的1C的横截面视图。
[0007] 图6是根据本公开内容的实施例的在施加导电油墨之后图5中的1C的横截面视图。
[0008] 图7是根据本公开内容的实施例的在固化油墨层以形成导电晶种层并形成金属层 之后图6中的1C的横截面视图。
[0009] 图8是根据本公开内容的实施例的在平坦化之后图7中的1C的横截面视图。
[0010] 图9是根据本公开内容的实施例的在形成一个或多个后端层和金属凸块层之后图 8中的1C的横截面视图。
[0011] 图10是根据本公开内容的实施例的在沉积粘合剂层并与载体基板接合之后图9中 的1C的横截面视图。
[0012] 图11是根据本公开内容的实施例的在使图10中的1C减薄之后图10中的IC的横截 面视图。
[0013] 图12是根据本公开内容的实施例的在形成电介质层和抗蚀剂层之后图11中的1C 的横截面视图。
[0014] 图13是根据本公开内容的实施例的在图案化电介质层之后图12中的1C的横截面 视图。
[0015] 图14是根据本公开内容的实施例的在去除任何剩余的经图案化的抗蚀剂层并形 成阻挡层/粘合剂层、一个或多个再分布层（RDL)、电介质层、以及表面精整层（surface finish layer)之后图13中的1C的横截面视图。
[0016] 图15是根据本公开内容的实施例的在将载体基板去接合之后图14中的1C的横截 面视图。
[0017] 图16例示了借助于根据示例性实施例使用所公开的技术所形成的集成电路结构 或设备来实现的计算系统。
[0018] 通过阅读以下【具体实施方式】，结合本文中所描述的附图，将更好地理解本实施例 的这些特征和其它特征。在附图中，在各附图中例示的每个相同或接近相同的部件可以用 类似的附图标记来表示。为了清楚起见，在每幅附图中可能未标记每个部件。此外，如将意 识到的，附图不必按比例绘制或旨在将所描述的实施例限于所示出的特定配置。例如，尽管 某些附图通常指示直线、直角、和平滑表面，但是考虑到制造工艺的真实世界限制，所公开 的技术的实际实施方式可能具有不够完美的直线、直角等等，并且某些特征可能具有表面 拓扑结构或者以其它方式是非平滑的。简言之，附图仅被提供用于示出示例性结构。
【具体实施方式】
[0019] 公开了用于在半导体管芯中形成穿体过孔(TBV)的技术。根据某些实施例，使用所 公开的技术提供的TBV包括基于聚合物的阻挡层以及通过将导电油墨直接施加至阻挡层并 随后原位固化它而形成的导电晶种层。在某些实施例中，在固化之后，得到的晶种层可以是 薄的、基本上共形的、导电的金属膜，在该金属膜上方，可以沉积TBV的互连金属。在某些示 例性情形下，聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、和/或聚碳酸亚丙酯(PPC)阻挡层和 基于纳米颗粒的或基于金属络合物的制剂(formulation)的含有铜(Cu)和/或银(Ag)的油 墨可以用于形成TBV。在某些实例中，所公开的技术可以用于解决与现有的基于物理气相沉 积(PVD)的远后端(far-back-end-〇f-line)(FBEOL)工艺相关联的显著的差的台阶覆盖、低 运行率、和/或高成本问题。根据本公开内容，许多配置和变型将是显而易见的。
[0020] 挺塗
[0021]在现有的用于制造远后端铜(Cu)过孔的工艺中，使用物理气相沉积(PVD)技术将 导电的晶种层膜沉积到钛(Ti)或钽(Ta)阻挡膜上。然而，PVD提供了在高纵横比特征之上的 所沉积的膜的差的台阶覆盖。因此，通常需要沉积这些材料的非常厚的层，以便实现甚至最 低限度地可接受的侧壁覆盖，并且这转而使得PVD阻挡体和晶种层沉积的运行率非常低并 使得制造成本非常高。此外，必须要小心以使得在这些沉积工艺期间不会堵塞这些特征的 开口。工艺继续缩放将趋向于使这些复杂性加剧。当前，不存在针对关于远后端(FBE0L)硅 处理中的PVD晶种层沉积的这些问题的已知解决方案。
[0022]因此，并根据本公开内容的某些实施例，公开了用于在半导体管芯中形成穿体过 孔(TBV)的技术。根据某些实施例，使用所公开的技术提供的TBV包括基于聚合物的阻挡层 以及通过将导电油墨直接施加到阻挡层并随后原位固化它而形成的导电晶种层。在某些实 施例中，在固化之后，得到的晶种层可以是薄的、基本上共形的、导电金属膜，在该导电金属 膜上方，可以沉积TBV的互连金属。在某些示例性情形下，基于纳米颗粒或基于金属络合物 的制剂的聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、和/或聚碳酸亚丙酯(PPC)阻挡层和含 有铜(Cu)和/或银(Ag)的油墨可以用于形成TBV。在某些实例中，所公开的技术可以用于解 决与现有的基于物理气相沉积(PVD)的远后端(FBE0L)工艺相关联的显著的差的台阶覆盖、 低运行率、和/或高成本问题。
[0023]如本文中所描述地进行配置的TBV可以延伸穿过主管芯的本体，以使得其端子可 在其上部表面和/或下部表面上获得。因此，在某些情形下，根据某些实施例，主管芯可以与 另一管芯电连接以提供管芯叠置体或其它三维集成电路(3D 1C)。例如，在某些情形下，如 本文中所描述地进行配置的TBV可以通过其一个或多个再分布层(RDL)与主管芯叠置体的 其它电路部件电连接。在某些其它情形下，所公开的TBV可以例如使用主管芯叠置体的有源 金属层来进行电连接。在某些实例中，如本文中所描述地进行配置的TBV可以例如用于将第 一管芯的有源前侧上的一个或多个互连层与第二、相邻管芯的有源前侧上的一个或多个互 连层电连接。鉴于本公开内容，许多适当的配置将是显而易见的。
[0024] 此外，根据某些实施例，例如通过对具有如本文中所描述地进行配置的包括基于 聚合物的阻挡层的穿体过孔(TBV)的给定集成电路或其它设备的视觉或其它检查(例如，横 截面扫描电子显微镜、或SEM;等等)来检测对所公开的技术的使用。在某些情形下，在观察 到在材料成分上与TBV的导电互连件和/或可选地与其电耦合的任何RDL不同的导电晶种层 时，可以检测到对所公开的技术的使用。
[0025]
[0026] 图1A-图1C例示了根据本公开内容的实施例被配置的穿体过孔(TBV)lOl的若干视 图。如本文中所讨论的，TBV 101可以包括形成在半导体层102内的阻挡层114。此外，TBV 101可以包括形成在阻挡层114上方(例如，在阻挡层114所界定的内部区域内）的导电晶种 层116'JBV 101还可以包括形成在晶种层116'上方（例如，在晶种层116'所界定的内部区 域内）的互连件118(例如，过孔或其它适当的单镶嵌或双镶嵌互连件）。根据某些实施例，阻 挡层114、晶种层116'、和互连件118可以被布置在通常同轴的配置中，如在图1A-图1C中大 体上示出的。鉴于本公开内容，用于TBV 101的其它适当的配置将是显而易见的。
[0027]此外，如本文中所讨论的，TBV 101可以被提供有各种各样的电连接中的任何电连 接。根据某些实施例，如本文中所描述地进行配置的TBV 101可以与上部和/或下部电路管 芯（例如，在3D管芯叠置体中）电连接，如对于给定的目标应用或最终用途所期望的。例如， 根据某些实施例，TBV 101可以被提供有通过三维管芯叠置体的一个或多个再分布层(RDL) 的连接。根据某些其它实施例，TBV 101可以使用三维管芯叠置体的有源金属层来进行连 接。在某些实例中，TBV 101可以被提供有有源侧连接，例如，至下部管芯的有源电路部分。 如鉴于本公开内容将进一步意识到的，如本文中所描述地进行配置的TBV 101可以具有广 泛应用中的任何应用。
[0028] 越
[0029] 图2-图15例示了根据本公开内容的实施例的集成电路(1C)制造工艺流程。如本文 中所讨论的，根据某些实施例，所公开的技术可以用于提供包括一个或多个穿体过孔(TBV) 101的1C 100。如鉴于本公开内容将意识到的，在一般意义上，所公开的工艺流程可以被认 为是用于形成TBV 101的过孔-中间（例如，如与过孔-优先或过孔-最后相反）的工艺流程。
[0030] 工艺可以如图2中开始，图2是根据本公开内容的实施例的集成电路（IC)IOO的横 截面视图。如可以看到的，1C 100初始地可以包括半导体层102。半导体层102可以由任何适 当的半导体材料(或这些材料的组合）（例如，硅(Si)和/或硅锗(SiGe))形成。半导体层102 可具有广泛的配置中的任何配置，这些配置包括例如:体半导体衬底；绝缘体上硅(SOI)结 构;半导体晶圆；和/或多层结构。此外，可以针对给定的目标应用或最终用途定制半导体层 102的尺寸。如鉴于本公开内容将意识到的，可以期望确保半导体层102具有足够的厚度，例 如，以允许形成一个或多个TBV 101，其中，针对给定的目标应用或最终用途，一个或多个 TBV 101具有足够的尺寸。用于半导体层102的其它适当的材料、配置、和尺寸将取决于给定 应用并且鉴于本公开内容将是显而易见的。
[0031] 此外，如可以看到的，1C 100初始地可以包括形成在半导体层102上方的一个或多 个前端晶体管层104。共同地，半导体层102和一个或多个前端层104可以在某些情形下提供 可以用于下游使用和/或进一步处理的部分完成的器件晶圆。例如，根据某些实施例，半导 体层102和一个或多个前端层104可以提供其上可以填入另外的层和/或部件的结构。
[0032] 如可以从图2中进一步看到的，可以在1C 100的表面上方(例如，在一个或多个前 端层104上方)形成抛光停止层106。抛光停止层106可以使用广泛的技术中的任何技术来由 任何适当的抛光停止材料(或这些材料的组合)形成。例如，在某些情形下，抛光停止层106 可以由以下材料形成:氮化硅(Si 3N4);碳化硅(SiC);和/或它们中的任意材料的组合。在某 些情形下，可以期望选择例如对可以用于所公开的工艺流程中的化学机械平坦化(CMP)浆 料(或其它平坦化/抛光工艺）具有足够的选择性的抛光停止层106。根据某些示例性实施 例，抛光停止层106可以使用化学气相沉积(CVD)工艺(例如，等离子体增强CVD(PECVD))来 形成。用于形成抛光停止层106的其它适当的材料和技术将取决于给定应用并且鉴于本公 开内容将是显而易见的。
[0033] 此外，可以如针对给定的目标应用或最终用途所期望地来定制抛光停止层106的 尺寸。例如，在某些实施例中，抛光停止层106可具有在大约30nm-3，000nm的范围中（例如， 大约 30-1，000nm、大约 1,000-2，000nm、大约 2,000-3，000nm、或者在大约 0.1-1. Ομπι 的范围 内的任何其它子范围）的厚度。在某些实例中，抛光停止层106可在例如通过1C 100的任何 下面的层(例如，一个或多前端层104)所提供的拓扑结构上方具有基本上均匀的厚度。在某 些实例中，抛光停止层106可以被提供为这样的拓扑结构上方的基本上共形的层。在某些其 它实例中，抛光停止层106可以被提供有在这样的拓扑结构上方的非均匀的或以其它方式 变化的厚度。例如，在某些情形下，抛光停止层106的第一部分可具有第一范围内的厚度，而 其第二部分具有在不同的第二范围内的厚度。用于抛光停止层106的其它适当的尺寸将取 决于给定的应用并且鉴于本公开内容将是显而易见的。
[0034] 此外，如可以从图2中看到的，可以在1C 100的表面上方(例如，在抛光停止层106 上方)形成硬掩模层108。硬掩模层108可以使用广泛的技术中的任何技术而由任何适当的 硬掩模材料(或者这些材料的组合)形成。例如，在某些情形下，硬掩模层108可以由以下材 料形成:二氧化硅(Si0 2);氮化硅(Si3N4);氮氧化硅(SiOxNy);和/或它们中的任何一项或多 项的组合。根据某些实施例，硬掩模层108可以使用以下工艺来形成:化学气相沉积(CVD)工 艺；旋涂沉积（S0D)工艺；和/或它们中的任何一个或多个工艺的组合。用于形成硬掩模层 108的其它适当的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0035] 此外，可以如针对给定的目标应用或最终用途所期望地定制硬掩模层108的尺寸。 例如，在某些实施例中，硬掩模层108可具有在大约1.0-5. Ομπι的范围内（例如，大约1.0-2.5 μπι、大约2.5-5.Ομπι、或者在大约1.0-5.Ομπι的范围内的任何其它子范围）的厚度。在某些实 例中，可以至少部分地基于待蚀刻到1C 100中的一个或多个开口 112(下面讨论的）的期望 深度来选择硬掩模层108的厚度。在某些实例中，硬掩模层108可在例如由1C 100的任何下 面的层(例如，抛光停止层106)所提供的拓扑结构上方具有基本上均匀的厚度。在某些实例 中，硬掩模层108可以被提供为这样的拓扑结构上方的基本上共形的层。在某些其它实例 中，硬掩模层108可以被提供有在这样的拓扑结构上方的非均匀的或者以其它方式变化的 厚度。例如，在某些情形下，硬掩模层108的第一部分可具有在第一范围内的厚度，而其第二 部分具有在不同的第二范围内的厚度。用于硬掩模层108的其它适当的尺寸将取决于给定 的应用并且鉴于本公开内容将是显而易见的。
[0036] 如可以从图2中进一步看到的，可以在1C 100的表面上方(例如，在硬掩模层108上 方)形成抗蚀剂层110。如鉴于本公开内容将意识到的，抗蚀剂层110可以使用如通常进行的 任何适当的技术(或者技术的组合)来由任何适当的抗蚀剂材料(或者这些材料的组合)形 成。例如，在某些情形下，旋涂沉积(S0D)工艺可以用于在1C 100上方分布液体光刻胶。在某 些其它情形下，可以在1C 100上方沉积层叠的干膜光刻胶。如将进一步意识到的，在沉积 后，抗蚀剂层110可以经受另外的处理(例如，曝光和显影），如通常进行的。用于形成抗蚀剂 层110的其它适当的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见 的。
[0037] 此外，可以如针对给定的目标应用或最终用途所期望地来定制抗蚀剂层110的尺 寸。例如，在某些实施例中，抗蚀剂层110可具有在大约0.3-5. ομπι的范围内（例如，大约0.3-2.5μπι、大约2.5-5. Ομπι、或者在大约0.3-5. Ομπι的范围内的任何其它子范围）的厚度。在某些 实例中，抗蚀剂层110可在例如由IC 100的任何下面的层(例如，硬掩模层108)所提供的拓 扑结构上方具有基本上均匀的厚度。在某些实例中，抗蚀剂层110可以被提供为在这样的拓 扑结构上方的基本上共形的层。在某些其它实例中，抗蚀剂层110可以被提供有在这样的拓 扑结构上方的非均匀的或者以其它方式变化的厚度。例如，在某些情形下，抗蚀剂层110的 第一部分可具有在第一范围内的厚度，而其第二部分具有在不同的第二范围内的厚度。用 于抗蚀剂层110的其它适当的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见 的。
[0038]根据某些实施例，可以处理抗蚀剂层110,以便在其中形成一个或多个开口 110'。 根据某些实施例，开口 110'可以被形成在1C 100的其中将形成TBV开口 112(下面讨论)的区 域上方。可以如针对给定的目标应用或最终用途所期望地来定制抗蚀剂层110的给定开口 110'的尺寸。在某些情形下，给定的开口 110'可以被提供有例如横贯抗蚀剂层110的整个厚 度的深度，从而暴露下面的硬掩模层108的表面。此外，如鉴于本公开内容将意识到的，给定 的开口 110'的宽度可以至少部分地确定可能形成在其下方的TBV开口 112(下面讨论）的宽 度/直径(W)。用于一个或多个开口 110'的其它适当的尺寸将取决于给定的应用并且鉴于本 公开内容将是显而易见的。
[0039 ]工艺可以如图3中继续，图3是根据本公开内容的实施例的在其中形成TBV开口 112 之后的图2中的1C 100的横截面视图。根据某些实施例，可以通过利用经图案化的抗蚀剂层 11〇(例如，用一个或多个开口 110'进行图案化)作为掩模并且蚀刻穿过硬掩模层108、抛光 停止层106、和/或一个或多个前端层104,并进入半导体层102中，来在1C 100中形成TBV开 口 112。为了该目的，根据某些实施例，可以使用各向异性的干法等离子体蚀刻工艺来形成 TBV开口 112。可以如期望地定制蚀刻化学试剂，并且在某些实例中，蚀刻化学试剂可以是例 如可用在脉冲的或时间复用的（例如，Bosch工艺)蚀刻中的蚀刻化学试剂。用于形成TBV开 口 112的其它适当的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0040] 如本文中所讨论的，根据某些实施例，TBV开口 112可以被配置为至少部分地容纳 以下各项：（1)阻挡层114; (2)随后被固化以提供导电晶种层116'的导电油墨116;和/或(3) TBV 101的金属层118 (例如，互连件118)。为了该目的，根据某些实施例，可以如针对给定的 目标应用或最终用途所期望地定制TBV开口 112的几何结构和/或尺寸。例如，在某些情形 下，TBV开口 112可具有在横截面轮廓上可以大体上是圆形的大体上圆柱形的几何结构。在 某些实施例中，TBV开口 112可具有例如在大约50-100μπι的范围内（例如，大约50-75μπι、大约 75-100μπι、或者在大约50-100μπι的范围内的任何其它子范围）的深度(D)。在某些实施例中， TBV开口 112可具有例如在大约6-30μπι的范围内（例如，大约6-18μπι、大约18-30μπι、或者在大 约6-30μπι的范围内的任何其它子范围）的宽度(W)。用于TBV开口 112的其它适当的几何结构 和尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0041] 工艺可以如图4中继续，图4是根据本公开内容的实施例的在去除任何剩余的经图 案化的抗蚀剂层110和硬掩模层108之后并且在形成阻挡层114之后图3中的1C 100的横截 面视图。如可以看到的，可以从1C 100中去除任何剩余的抗蚀剂层110和硬掩模层108。然 而，应当指出，在某些情形下，用于形成TBV开口 112的蚀刻时间可以足够长，例如以使得可 以在这样的蚀刻处理期间部分地或全部蚀刻掉抗蚀剂层110。此外，在某些情形下，可以存 在一个或多个另外的清洗，例如，以去除可能已经在用于形成TBV开口 112的对绝缘体层102 的蚀刻处理期间形成的任何蚀刻聚合物。用于去除抗蚀剂层110和/或硬掩模层108的剩余 物(如果有的话)的其它适当的技术将取决于给定的应用并且鉴于本公开内容将是显而易 见的。
[0042] 如可以从图4中看到的，可以在1C 100的表面上方(例如，在由抛光停止层106、一 个或多个前端层104、和/或形成在半导体层102内的给定的TBV开口 112提供的拓扑结构上 方)形成阻挡层114。根据某些实施例，阻挡层114可以被配置为有助于防止或者以其它方式 减小互连件118的一种或多种组成材料扩散至周围的层中。为了该目的，阻挡层114可以使 用广泛的技术中的任何技术而由任何适当绝缘体材料(或者这些材料的组合)形成。例如， 在某些情形下，阻挡层114可以由绝缘聚合物形成，绝缘聚合物例如为:聚酰亚胺、聚对二甲 苯、苯并环丁烯(BCB);聚碳酸亚丙酯(PPC);和/或它们中的任何一项或多项的组合。在其中 阻挡层114包括聚酰亚胺和/或聚对二甲苯的某些情形下，例如，层114可以使用化学气相沉 积(CVD)工艺(例如，等离子体增强CVD (PECVD))或其它适当的气相沉积技术而形成。在其中 阻挡层114包括BCB和/或PPC的某些情形下，例如，层114可以使用旋转涂覆工艺或其它适当 的旋涂沉积(S0D)技术来形成。在某些实例中，气相沉积技术和旋涂沉积工艺的组合可以用 于形成阻挡层114。用于形成阻挡层114的其它适当的材料和技术将取决于给定的应用并且 鉴于本公开内容将是显而易见的。
[0043] 此外，可以如针对给定的目标应用或最终用途所期望地定制阻挡层114的尺寸。例 如，在某些情形下，可以在1C 100上方沉积足够量的阻挡层114,以便确保在图案化(下面讨 论)之后，阻挡层114的在TBV开口 112内的部分具有在大约100-400nm的范围内（例如，大约 100-200nm、大约200-300nm、大约300-400nm、或者在大约100-400nm的范围内的任何其它子 范围）的侧壁厚度。在某些实施例中，阻挡层114可以至少部分地形成在1C 100上方，以便使 给定TBV开口 112的底部和侧壁排齐。在某些实例中，阻挡层114可在例如由1C 100的任何下 面的层(例如，半导体层102的给定的TBV开口 112、抛光停止层106和/或一个或多个前端层 104)所提供的拓扑结构上方具有基本上均匀的厚度。在某些实例中，阻挡层114可以被提供 为在这样的拓扑结构上方的基本上共形的层。在某些其它实例中，阻挡层114可以被提供有 在这样的拓扑结构上方的非均匀的或者以其它方式变化的厚度。例如，在某些情形下，阻挡 层114的第一部分可具有在第一范围内的厚度，而其第二部分具有在不同的第二范围内的 厚度。用于阻挡层114的其它适当的尺寸将取决于给定的应用并且鉴于本公开内容将是显 而易见的。
[0044] 工艺可以如图5中继续，图5是根据本公开内容的实施例的在图案化阻挡层114之 后图4中的1C 100的横截面视图。根据某些实施例，可以处理阻挡层114,以去除其部分：（1) 位于TBV开口 112的台面上方的部分;和/或（2)位于抛光停止层106上方的部分(例如，在1C 100的相邻TBV101之间的场区内的部分，如果可选地被提供的话）。为了该目的，阻挡层114 可以使用任何适当的标准的和/或定制的图案化工艺来进行图案化，如鉴于本公开内容将 是显而易见的。根据某些实施例，基于等离子体的干法蚀刻工艺可以用于各向异性地蚀刻 阻挡层114。此外，可以如期望地定制蚀刻化学试剂，并且在某些实例中，蚀刻化学试剂可以 利用基于氧(〇 2)的等离子体。在图案化之后，阻挡层114的至少一部分可以仍然在其一个或 多个侧壁上方的TBV开口 112内，如在图5中大体上描绘的。用于图案化阻挡层114的其它适 当的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0045] 工艺可以如图6中继续，图6是根据本公开内容的实施例的在施加导电油墨116之 后图5中的1C 100的横截面视图。如这里可以看到的，1C 100的表面(例如，由抛光停止层 106、阻挡层114、和/或半导体层102内的给定的TBV开口 112提供的拓扑结构)可以被涂覆有 导电油墨116。根据某些实施例，油墨层116可以是基于金属的导电油墨，其包含铜(Cu)、银 (Ag)、和/或它们中的任何一项或多项的组合。然而，应当指出，本公开内容并非如此仅制于 这些示例性材料，因为在更通常的意义上，并且根据某些其它实施例，可以使得针对油墨层 116所选择的一种或多种材料与金属层118中使用的一种或多种材料匹配(下面讨论）。此 外，如针对给定的目标应用或最终用途期望的，层116的导电油墨材料可以是基于纳米微粒 的制剂和/或基于金属络合物的制剂。根据某些实施例，导电油墨材料可以被直接施加到阻 挡层114上。为了该目的，可以例如使用以下工艺来形成导电油墨层116:旋涂沉积（S0D)工 艺，例如旋转涂覆;物理气相沉积(PVD)工艺;化学气相沉积(CVD)工艺;和/或它们中的任何 一项或多项的组合。用于形成导电油墨层116的其它适当的材料和技术将取决于给定的应 用并且鉴于本公开内容将是显而易见的。
[0046] 工艺可以如图7中继续，图7是根据本公开内容的实施例的在固化油墨层116以形 成导电晶种层116'并形成金属层118之后图6中的1C 100的横截面视图。在沉积后，导电油 墨层116可以经受固化工艺。根据某些实施例，可以在氮气(N2)的周围环境中在1C 100上方 固化油墨层116。在某些情形下，可以例如在大约100-200°C的范围内（例如，大约100-125 °C、大约125-150°C、大约150-175°C、大约175-200°C、或者在大约100-200°C的范围内的任 何其它子范围）的温度下执行固化。在更通常的意义上，可以如针对给定的目标应用或最终 用途所期望地定制用于固化油墨层116的工艺条件。根据某些实施例，在固化油墨层116之 后，得到的晶种层116'可以是可被用作为用于在TBV开口 112内沉积金属层118(下面讨论） 的晶种层的导电金属膜。
[0047] 此外，可以如针对给定的目标应用或最终用途所期望地定制导电晶种层116'的尺 寸。例如，在某些情形下，可以在Ic 100上方沉积足够量的油墨层116，以便确保在固化后， 得到的晶种层116'具有在大约50-150nm的范围内（例如，大约75-125nm、或者在大约50-150nm的范围内的任何其它子范围）的厚度。在某些实例中，晶种层116'可在例如由1C 100 的任何下面的层（例如，半导体层102的给定的TBV开口 112、抛光停止层106、和/或阻挡层 114)所提供的拓扑结构上方具有基本上均匀的厚度。在某些实例中，晶种层116'可以与这 样的拓扑结构基本上共形。在某些其它实例中，晶种层116'可以在这样的拓扑结构上方具 有非均匀的或者以其它方式变化的厚度。例如，在某些情形下，晶种层116'的第一部分可具 有在第一范围内的厚度，而其第二部分具有在不同的第二范围内的厚度。用于导电晶种层 116'（和/或其前体油墨层116)的其它适当的尺寸将取决于给定的应用并且鉴于本公开内 容将是显而易见的。
[0048]如可以从图7中进一步看到的，金属层118可以形成在1C 100的表面上方(例如，在 导电的晶种层116'上方）。如鉴于本公开内容将意识到的，金属层118可以使用如通常进行 的广泛的技术中的任何技术而由任何适当的导电金属(或者这些材料的组合)形成。在某些 示例性情形下，金属层118可以由铜(Cu)、镍(Ni)、钴(Co)、和/或它们中的任何一项或多项 的组合形成。在某些示例性情形下，金属层118可以使用电镀工艺形成。用于形成金属层118 的其它适当的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0049] 此外，如下面参照图8所讨论的，可以如针对给定的目标应用或最终用途所期望地 定制金属层118的尺寸。例如，在某些情形下，可以在IC 100上方沉积足够量的金属层118， 以便确保其填充给定TBV开口 112的至少一部分(例如，在其中形成导电晶种层116'和阻挡 层114之后的其剩余部分）。在某些其它实例中，金属层118可以被提供有在例如由1C 100的 任何下面的层(例如，导电晶种层116'）所提供的拓扑结构上方的非均匀的或以其它方式变 化的厚度。例如，在某些情形下，金属层118的第一部分可以具有在第一范围内的厚度，而其 第二部分具有在不同的第二范围内的厚度。在某些情形下，金属层118可以完全填充TBV开 口 112的剩余部分(例如，在固化油墨层116以形成晶种层116'并在其中形成阻挡层114之 后）。用于金属层118的其它适当的尺寸将取决于给定的应用并且鉴于本公开内容将是显而 易见的。
[0050] 工艺可以如图8中继续，图8是根据本公开内容的实施例的在平坦化之后图7中的 1C 100的横截面视图。如鉴于本公开内容将意识到的，在某些实例中，可以期望平坦化1C 100,例如以去除以下各项的任何不期望的过量部分(例如，覆盖层）：（1)金属层118;和/或 (2)导电晶种层116'。为了该目的，1C 100例如可以经受:化学机械平坦化(CMP)工艺;蚀刻 和清洁工艺;和/或任何其它适当的平坦化/抛光工艺，如鉴于本公开内容将是显而易见的。 在某些情形下，所选择的平坦化工艺例如对于抛光停止层106可以是选择性的，以使得层 106在完成平坦化工艺之后保持基本上未受影响。用于平坦化1C 100的其它适当的技术将 取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0051 ]在平坦化之后，金属层118的部分可以保持在TBV开口 112内。根据某些实施例，金 属层118的该剩余部分例如可以被用作为TBV 101的过孔类型的互连件（例如，下文中的互 连件118)。如鉴于本公开内容将意识到的，互连件118的几何结构和/或尺寸可以至少部分 地取决于其相关联的TBV开口 112和其中的任何另外的层（例如，阻挡层114;导电晶种层 116'）的几何结构和/或尺寸。因此，在某些情形下，互连件118可以具有在大约50-100μπι的 范围内（例如，大约50-75μπι、大约75-100μπι、或者在大约50-100μπι的范围内的任何其它子范 围）的长度。在其中TBV开口 112具有大体上圆形的横截面轮廓的大体上圆柱形的几何结构 的某些情形下，例如，互连件118可以在几何结构和轮廓上基本上类似。用于互连件118的其 它适当的几何结构和尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0052]工艺可以如图9中继续，图9是根据本公开内容的实施例的在形成一个或多个后端 层134和金属凸块层136之后图8中的1C 100的横截面视图。如可以看到的，1C 100可以包括 形成在其上方的一个或多个后端层134。在某些实例中，给定的后端层134可以包括一个或 多个远后端层。在某些实施例中，一个或多个后端层134可以至少部分地形成在抛光停止层 106上方。然而，本公开内容并非如此限制，如在某些其它实施例中，可以期望在1C 100上方 形成一个或多个后端层134之前，部分地或全部去除抛光停止层106。许多配置鉴于本公开 内容将是显而易见的。根据某些实施例，一个或多个后端层134可以包括：（1)一个或多个后 端布线层；（2)-个或多个远后端钝化层;和/或(3)-个或多个金属再分布层(RDL)。在某些 实例中，一个或多个后端层134可以包括一个或多个解耦电容器。在某些实例中，一个或多 个后端层134可以包括一个或多个随机存取存储设备，例如嵌入式动态随机存取存储器 (eDRAM)和/或自旋转移力矩随机存储存储器(STT-RAM)。在某些情形下，一个或多个后端层 134可以提供其上可以填入另外的层和/或部件的结构。可以包括在1C 100的一个或多个后 端层134中的其它适当的层和/或设备将取决于给定的应用并且鉴于本公开内容将是显而 易见的。
[0053]如可以从图9中进一步看到的，1C 100可以包括形成在其上方(例如，在一个或多 个后端层134上方）的金属凸块层136。如通常进行的，金属凸块层136可以使用任何适当的 导电金属（或者这些材料的组合)来形成。例如，在某些情形下，金属凸块层136可以由以下 材料形成:铅-锡(Pb-Sn)焊料;锡-银(Sn-Ag)焊料;锡-铜(Sn-Cu)焊料;金(Au);铜(Cu);和/ 或它们中的任何一项或多项的组合。此外，金属凸块层136可以使用任何适当的技术(如通 常进行的）来在1C 100上方形成。此外，可以如针对给定的目标应用或最终用途所期望地定 制金属凸块层136的尺寸。用于形成金属凸块层136的其它适当的材料、尺寸、和技术将取决 于给定的应用并且鉴于本公开内容将是显而易见的。
[0054]工艺可以如图10中继续，图10是根据本公开内容的实施例的在沉积粘合剂层138 并且与载体基板140接合之后图9中的1C 100的横截面视图。如可以看到的，粘合剂层138可 以沉积在1C 100的表面上方(例如，在金属凸块层136和一个或多个后端层134上方）。如通 常进行的，粘合剂层138可以由任何适当的粘合剂接合材料(或者这些材料的组合)形成。例 如，根据某些实施例，粘合剂层138可以由溶剂释放胶水、激光释放胶水、和/或热释放胶水 形成。此外，如鉴于本公开内容将意识到的，粘合剂层138可以使用任何适当的技术(如通常 进行的）来形成在1C 100上方。此外，可以如针对给定的目标应用或最终用途所期望地定制 用于粘合剂层138的粘合剂材料的量。用于形成粘合剂层138的其它适当的材料、量、和技术 将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0055]根据某些实施例，载体基板140可以以临时的方式或者如以其它方式期望地与1C 100的表面接合。可以如针对给定的目标应用或最终用途所期望地定制载体基板140的材料 成分和配置。在某些情形下，载体基板140可以是例如裸硅晶圆或玻璃晶圆。在某些情形下， 如果粘合剂层138包括溶剂释放胶水，则载体基板140可以例如包括穿孔，以便为了将载体 基板140从IC 100去接合的目的而协助施加溶剂。在某些情形下，如果粘合剂层138包括激 光释放的胶水，则载体基板140可以例如是透明的，以便为了将载体基板140从1C 100去接 合的目的而协助施加激光。此外，可以如针对给定的目标应用或最终用途所期望地定制载 体基板140的尺寸。用于载体基板140的其它适当的材料、配置、和尺寸将取决于给定的应用 并且鉴于本公开内容将是显而易见的。
[0056]工艺可以如图11中继续，图11是根据本公开内容的实施例的在减薄图10中的1C 100之后的图10中的1C 100的横截面视图。根据某些实施例，1C 100可以经受减薄，以去除 以下各层中的任何不期望的部分：（1)半导体层102; (2)阻挡层114;和/或(3)晶种层116'。 为了该目的，1C 100可以经受例如:磨削工艺;化学机械平坦化(CMP)工艺;蚀刻和清洗工艺 (例如，使用等离子体蚀刻和/或体硅蚀刻剂）；和/或任何其它适当的平坦化/抛光工艺，如 鉴于本公开内容将是显而易见的。在某些情形下，在减薄之后，可以在1C 100的表面处暴露 TBV 101的互连件118,显示出TBV101的暴露出的端部以进行另外的处理（如果期望的话）。 此外，在减薄之后，1C 100可以经受一个或多个清洗工艺，例如以便从半导体层102的表面 去除任何铜(Cu)或其它导电金属(互连件118可以由该导电金属制成）。根据某些实施例，这 可以有助于防止或者以其它方式减小金属扩散通过半导体层102并进入一个或多个前端层 104中。在某些实例中，这可以有助于使得晶体管器件性能衰退最小化或者以其它方式减小 晶体管器件性能衰退。用于减薄1C 100的其它适当的技术将取决于给定的应用并且鉴于本 公开内容将是显而易见的。
[0057]工艺可以如图12中继续，图12是根根据本公开内容的实施例的在形成电介质层 142和抗蚀剂层144之后图11中的1C 100的横截面视图。如可以看到的，可以在1C 100的表 面上方(例如，在由半导体层102、阻挡层114、晶种层116'、和/或互连件118提供的拓扑结构 上方)形成电介质层142。电介质层142可以由广泛的适当的电介质材料中的任何电介质材 料形成。例如，在某些情形下，电介质层142可以由以下材料形成：氮化硅（Si 3N4);碳化硅 (SiC);二氧化硅(Si02);和/或它们中的任何一个或多的组合。在某些情形下，根据某些实 施例，电介质层142可以至少部分地作为提供密封的阻挡体的钝化层，该密封的阻挡体保护 下面的半导体层102免受微量金属和/或水气的污染。此外，电介质层142可以使用任何适当 的技术来形成在1C 100上方，并且在某些情形下，可以例如使用化学气相沉积（CVD)工艺 (例如，等离子体增强CVD(PECVD)工艺)来形成。用于形成电介质层142的其它适当的材料和 技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0058]此外，可以如针对给定的目标应用或最终用途所期望地定制电介质层142的尺寸。 例如，在某些实施例中，电介质层142可具有在大约0.5-2. Ομπι的范围内（例如，大约0.5-1.25μπι、大约1.25-2μπι、或者在大约0.5-2. Ομπι的范围内的任何其它子范围）的厚度。在某些 实例中，电介质层142可在例如由1C 100的任何下面的层(例如，半导体层102、阻挡层114、 晶种层116'、和/或互连件118)所提供的拓扑结构上方具有基本上均匀的厚度。在某些实例 中，电介质层142可以被提供为在这样的拓扑结构上方的基本上共形的层。在某些其它实例 中，电介质层142可以被提供有在这样的拓扑结构上方的非均匀的或者以其它方式变化的 厚度。例如，在某些情形下，电介质层142的第一部分可具有在第一范围内的厚度，而其第二 部分具有在不同的第二范围内的厚度。用于电介质层142的其它适当的尺寸将取决于给定 的应用并且鉴于本公开内容将是显而易见的。
[0059] 如可以看到的，抗蚀剂层144可以形成在IC 100的表面上方(例如，在电介质层142 上方）。如鉴于本公开内容将是显而易见的，根据某些实施例，抗蚀剂层144可以由以上讨论 的示例性抗蚀剂材料中的任何材料形成(例如，参照抗蚀剂层110)。如将进一步意识到的， 根据某些实施例，抗蚀剂层144可以使用以上讨论的示例性技术中的任何技术(例如，参照 抗蚀剂层110)来形成（例如，沉积、曝光、和/或显影）。用于形成抗蚀剂层144的其它适当的 材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0060] 此外，可以如针对给定的目标应用或最终用途所期望地定制抗蚀剂层144的尺寸。 例如，在某些实施例中，抗蚀剂层144可具有在大约0.3-5. Ομπι的范围内（例如，大约0.3-2.5 μπι、大约2.5-5. Ομπι、或者在大约0.3-5. Ομπι的范围内的任何其它子范围）的厚度。在某些实 例中，抗蚀剂层144可在例如由IC 100的任何下面的层(例如，电介质层142)所提供的拓扑 结构上方具有基本上均匀的厚度。在某些实例中，抗蚀剂层144可以被提供为在这样的拓扑 结构上方的基本上共形的层。在某些其它实例中，抗蚀剂层144可以被提供有在这样的拓扑 结构上方的非均匀的或者以其它方式变化的厚度。例如，在某些情形下，抗蚀剂层144的第 一部分可具有在第一范围内的厚度，而其第二部分具有在不同的第二范围内的厚度。用于 抗蚀剂层144的其它适当的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见 的。
[0061] 根据某些实施例，可以处理抗蚀剂层144以便在其中形成一个或多个开口 144'。根 据某些实施例，给定的开口 144'可以在TBV 101的互连件118上方的某一位置处形成在抗蚀 剂层144中。可以如针对给定的目标应用或最终用途所期望地定制抗蚀剂层144的给定开口 144'的尺寸。在某些情形下，给定的开口 144'可以被提供有例如横贯抗蚀剂层144的整个厚 度的深度，由此暴露出下面的电介质层142的表面。此外，如将鉴于本公开内容意识到的，给 定的开口 144'的宽度可以至少部分地确定对应的开口 142'（下面讨论)的尺寸，该对应的开 口 142'可以形成在电介质层142内。用于一个或多个开口 144'的其它适当的尺寸将取决于 给定的应用并且鉴于本公开内容将是显而易见的。
[0062] 工艺可以如图13中继续，图13是根据本公开内容的实施例的在图案化电介质层 142之后图12中的1C 100的横截面视图。如可以看到的，一个或多个开口 142'可以形成在电 介质层142中。根据某些实施例，可以处理电介质层142,以使得开口 142'形成在TBV 101的 互连件118上方。如本文中所讨论的，根据某些实施例，借助这样的配置，开口 142'可以允许 至互连件118的电端子连接。此外，如将鉴于本公开内容而意识到的，可以如针对给定的目 标应用或最终用途所期望地定制给定的开口 142'的尺寸（例如，宽度），并且给定的开口 142'的尺寸可以至少部分地取决于与其相关联的抗蚀剂层144的开口 144'的尺寸(例如，宽 度)。
[0063] 根据某些实施例，可以通过将经图案化的抗蚀剂层144(例如，用一个或多个开口 144'图案化）用作为掩模并蚀刻穿过电介质层142来形成一个或多个开口 142'。为了该目 的，根据某些实施例，可以使用各向异性的干法等离子体蚀刻工艺和/或湿法蚀刻工艺来形 成一个或多个开口 142'。可以如期望地定制蚀刻化学试剂，并且在某些实例中，蚀刻化学试 剂可以是例如可用在脉冲的或时间复用的（例如，Bosch工艺)蚀刻中的蚀刻化学试剂。在其 中电介质层142包括氮化硅(Si 3N4)的某些情形下，例如，利用氢氟(HF)酸或缓冲HF(例如， NH4F/HF)酸的湿法蚀刻化学试剂，或者热磷酸(H 3P〇4)可以用于蚀刻一个或多个开口 142 '。 在某些实例中，可以期望例如当到达下面的互连件118时停止蚀刻电介质层142。用于在电 介质层142中形成给定的开口 142'的其它适当的技术将取决于给定的应用并且鉴于本公开 内容将是显而易见的。
[0064] 工艺可以如图14中继续，图14是根据本公开内容的实施例的在去除任何剩余的经 图案化的抗蚀剂层144并形成阻挡/粘附层146、一个或多个再分布层(RDL)148、电介质层 150、和表面精整层152之后图13中的1C 100的横截面视图。如可以看到的，可以从1C 100去 除任何剩余的抗蚀剂层144。此外，在某些情形下，可以存在一个或多个另外的清洗，例如， 以从1C 100的表面去除任何剩余的蚀刻聚合物和/或残余物。用于去除抗蚀剂层144的剩余 物(如果有的话)的其它适当的技术将取决于给定的应用并且鉴于本公开内容将是显而易 见的。
[0065] 如可以看到的，阻挡/粘附层146可以形成在1C 100的表面上方(例如，经图案化的 电介质层142上方）。阻挡/粘附层146可以由任何适当的阻挡/粘附材料(或者这些材料的组 合)形成。例如，在某些情形下，阻挡/粘附层146可以由以下材料形成:钛(Ti);钽(Ta);氮化 钛(TiN);氮化钽(TaN);钛钨(Ti-W)合金;和/或它们中的任何一项或多项的组合。此外，阻 挡/粘附层146可以使用任何适当的技术来形成在1C 100上方，并且根据某些实施例，可以 使用物理气相沉积(PVD)工艺来形成。用于形成阻挡/粘附层146的其它适当的材料和技术 将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0066] 此外，可以如针对给定的目标应用或最终用途所期望地定制阻挡/粘附层146的尺 寸。例如，在某些实施例中，阻挡/粘附层146可具有在大约250-hOOO A的范围内（例如，大 约25()-500 A、:大约500-750 A、大约750-1，000 A或者在大约250-1,000 A的范围内的 任何其它子范围）的厚度。在某些实例中，阻挡/粘附层146可在例如由1C 100的任何下面的 层(例如，经图案化的电介质层142)所提供的拓扑结构上方具有基本上均匀的厚度。在某些 实例中，阻挡/粘附层146可以被提供为在这样的拓扑结构上方的基本上共形的层。在某些 其它实例中，阻挡/粘附层146可以被提供有在这样的拓扑结构上方的非均匀的或者以其它 方式变化的厚度。例如，在某些情形下，阻挡/粘附层146的第一部分可具有在第一范围内的 厚度，而其第二部分具有在不同的第二范围内的厚度。用于阻挡/粘附层146的其它适当的 尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0067] 此外，如可以从图14中看到的，一个或多个再分布层(RDL)148可以形成在1C 100 的表面上方(例如，在阻挡/粘附层146上方KRDL 148可以由任何适当的导电金属（或者这 些材料的组合)形成。例如，在某些情形下，RDL 148可以由以下材料形成:铜(Cu);铝(A1); 和/或它们中的任何一项或多项的组合。此外，RDL 148可以使用任何适当的技术(如通常进 行的）来形成在1C 100上方。例如，根据某些实施例，RDL 148可以使用穿板抗蚀剂和/或半 加成工艺流程来形成。用于形成给定的RDL 148的其它适当的材料将和技术取决于给定的 应用并且鉴于本公开内容将是显而易见的。
[0068]此外，可以如针对给定的目标应用或最终用途所期望地定制给定的RDL 148的尺 寸。例如，在某些实施例中，一个或多个RDL 148可具有在大约1.0-10.Ομπι的范围内（例如， 大约1.0-5.(^111、大约5.0-10.(^111、或者在大约1.0-10.(^111的范围内的任何其它子范围）的 高度。在某些情形下，给定的RDL 148可以包括从其延伸的过孔类型的或者其它互连结构 (其驻留在形成于电介质层142中的给定的开口 142'上方）。用于一个或多个RDL 148的其它 适当的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0069] 如可以从图14中进一步看到的，电介质层150可以形成在1C 100的表面上方（例 如，在一个或多个RDL 148和/或电介质层142上方）。根据某些实施例，电介质层150可以至 少部分地用作为钝化层(例如，远后端钝化层），其提供保护一个或多个下面的RDL 148的密 封的阻挡体。为了该目的，电介质层150可以使用广泛的技术中的任何技术来由任何适当的 电介质材料(或者这些材料的组合)形成。例如，在某些情形下，电介质层150可以由以下材 料形成:氮化硅(Si 3N4);碳化硅(SiC);和/或它们中的任何一项或多项的组合。在某些情形 下，电介质层150可以被配置为用作为电介质层，其用于逻辑器件/存储器接口或者用于将 有源管芯的背侧连接至另一(例如，上部)管芯的凸块结构。根据某些实施例，电介质层150 可以使用化学气相沉积(CVD)工艺(例如，等离子体增强的CVD(PECVD))来形成。用于形成电 介质层150的其它适当的材料和技术将取决于给定的应用并且鉴于本公开内容将是显而易 见的。
[0070] 此外，可以如针对给定的目标应用或最终用途所期望地定制电介质层150的尺寸。 例如，在某些实施例中，电介质层150可具有在大约0.5-2. Ομπι的范围内（例如，大约0.5-1.25以111、大约1.25-2.(^111、或者在大约0.5-2.(^111的范围内的任何其它子范围）的厚度。在某 些实例中，电介质层150可在例如由1C 100的任何下面的层(例如，RDL 148和/或电介质层 142)所提供的拓扑结构上方具有基本上均匀的厚度。在某些实例中，电介质层150可以被提 供为在这样的拓扑结构上方的基本上共形的层。在某些其它实例中，电介质层150可以被提 供有在这样的拓扑结构上方的非均匀的或者以其它方式变化的厚度。例如，在某些情形下， 电介质层150的第一部分可具有在第一范围内的厚度，而其第二部分具有在不同的第二范 围内的厚度。用于电介质层150的其它适当的尺寸将取决于给定的应用并且鉴于本公开内 容将是显而易见的。
[0071]根据某些实施例，可以用电介质层150中的一个或多个开口 150'（例如，连接焊盘 开口）来图案化电介质层150。根据某些实施例，开口 150'可以在与TBV 101的互连件118相 关联的RDL 148上方的位置处形成于电介质层150中。可以如针对给定的目标应用或最终用 途所期望地定制电介质层150的给定的开口 150'的尺寸。在某些情形下，给定的开口 150'可 以被提供有例如横贯电介质层150的整个厚度的深度，从而暴露出下面的RDL 148的表面。 用于一个或多个开口 150'的其它适当的尺寸将取决于给定的应用并且鉴于本公开内容将 是显而易见的。
[0072]此外，如可以从图14中看到的，表面精整层152可以形成在1C 100的表面上方(例 如，在RDL 148上方和/或电介质层150的部分上方的给定的开口 150'内）。根据某些实施例， 表面精整层152可以是焊料可兼容的并且可以包括：（1)凸块部分152a;和（2)覆盖膜部分 152b。根据某些实施例，给定的凸块部分152a可以至少部分地驻留在形成于电介质层150中 的开口 150'内并且可以与下面的RDL 148物理接触。根据某些实施例，给定的凸块部分152a 可以使覆盖膜部分152b形成于其上方。
[0073 ]表面精整层152可以由各种各样的适当的材料中的任何材料并使用任何适当的技 术或技术的组合来形成。例如，根据某些实施例，考虑下面的表1，其列出了用于形成表面精 整层152(例如，凸块部分152a和/或覆盖膜部分152b)的某些示例性的适当的材料和相关联 的技术： [0074]表 1

[0077] 然而，应当指出，本公开内容并不如此限于用于形成表面精整层152的这些示例性 组分和技术，因为在更通常的意义上，例如可以取决于针对给定的目标应用或最终用途所 采用的一种或多种芯片至芯片焊接材料和/或芯片至芯片附接方法来定制表面精整层152。 用于形成表面精整层152的其它适当的材料和/或技术将取决于给定的应用并且鉴于本公 开内容将是显而易见的。
[0078] 此外，可以如针对给定的目标应用或最终用途所期望地定制表面精整层152的尺 寸。例如，在某些实施例中，表面精整层152的凸块部分152a可具有在大约2.0-4.Ομπι的范围 内（例如，大约2.0-3.Ομπι、大约3.0-4.Ομπι、或者在大约2.0-4.Ομπι的范围内的任何其它子范 围）的厚度（例如，高度）。在某些情形下，相邻的凸块部分152a可以分隔开在大约30-400μπι 的范围内（例如，大约30-120μπι、大约120-210μπι、大约210-300μπι、大约300-400μπι、或者在大 约30-400μπι的范围内的任何其它子范围）的距离。在某些实施例中，表面精整层152的覆盖 膜部分152b可具有例如在大约50-200nm的范围内（例如，大约50-100nm、大约100-150nm、大 约150-200nm、或者在大约50-200nm的范围内的任何其它子范围）的厚度。在某些实例中，表 面精整层152的覆盖膜部分152b可在例如由1C 100的任何下面的层(例如，凸块层152a和/ 或电介质层150)所提供的拓扑结构上方具有基本上均匀的厚度。在某些实例中，表面精整 层152的覆盖膜部分152b可以被提供为在这样的拓扑结构上方的基本上共形的层。在某些 其它实例中，表面精整层152的覆盖膜部分152b可以被提供有在这样的拓扑结构上方的非 均匀的或者以其它方式变化的厚度。例如，在某些情形下，表面精整层152的覆盖膜部分 152b的第一部分可具有在第一范围内的厚度，而其第二部分具有在不同的第二范围内的厚 度。用于表面精整层152(凸块部分152a;覆盖膜部分152b)的其它适当的尺寸将取决于给定 的应用并且鉴于本公开内容将是显而易见的。
[0079] 然而，应当指出，本公开内容并不如此仅限于为1C 100提供表面精整层152。例如， 根据某些其它的实施例，可以在1C 100上方可选地提供一个或多个倒装芯片凸块(例如，可 控坍塌芯片连接，或C4)而不是表面精准层152。当使用时，给定的倒装芯片凸块可以由任何 适当的导电材料(或者这些材料的组合)形成。例如，在某些情形下，给定的倒装芯片可以由 以下材料形成：锡（Sn);铜(Cu);铟（In);金(Au);铅-锡(Pb-In)合金;锡-银（Sn-Ag)合金； 锡-银-铜（Sn-Ag-Cu)合金;锡-铜(Sn-Cu)合金;和/或它们中的任何一项或多项的组合。此 外，如将鉴于本公开内容而意识到的，给定的倒装芯片凸块可以使用任何适当的技术（例 如，丝网印刷工艺和/或电镀工艺)来形成，如通常进行的。此外，可以如针对给定的目标应 用或最终用途所期望地定制给定的倒装芯片凸块的尺寸。用于形成给定的倒装芯片凸块的 其它适当的材料、配置、和技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
[0080] 工艺可以如图15中继续，图15是根据本公开内容的实施例的在将载体基板140去 接合之后图14中的1C 100的横截面视图。载体基板140可以使用任何适当的处理技术(如通 常进行的）来从1C 100被去接合。如将鉴于本公开内容意识到的，对给定的去接合技术的选 择可以至少部分地取决于所使用的粘合剂层138的类型（例如，溶剂释放、激光释放、和/或 热释放）。在将载体基板140去接合之后，1C 100可以如期望地可用于下游使用和/或进一步 处理。例如，根据某些实施例，1C 100可以提供其上可以填入另外的层和/或部件的结构。
[0081] 根据某些实施例，所公开的技术可以用于在半导体层102内提供被配置用于各种 各样的电连接中的任何电连接的一个或多个穿体过孔(TBV) 101。例如，在某些实施例中， TBV 101的互连件118可以与RDL 148电连接。在某些其它实施例中，TBV 101的互连件118可 以与后端层134电连接。在某些实施例中，TBV 101的互连件118可以在两个或更多个位置处 与后端层134电连接。在某些其它实施例中，TBV 101的互连件118可以在两个更多个位置处 与RDL 148电连接。在某些其它实施例中，TBV 101的互连件118可以与RDL 148以及后端层 134电连接。许多配置和组合鉴于本公开内容将是显而易见的。
[0082] 示例性系统
[0083]图16例示了借助于根据示例性实施例使用所公开的技术所形成的集成电路结构 或器件来实现的计算系统1000。如可以看到的，计算系统1000承载母板1002。母板1002可以 包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006,其中每个都可以物理 耦合和电耦合到母板1002,或者以其它方式集成在其中。如将意识到的，母板1002可以是例 如任何印刷电路板，不管是主板、承载在主板上的子板、还是系统1000的唯一的板等等。取 决于其应用，计算系统1000可以包括一个或多个其它部件，这些部件可以物理耦合和电耦 合到母板1002,也可以不存在这样的耦合。这些其它部件可以包括但不限于易失性存储器 (例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码协处理器、 芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、 功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容 量储存设备(例如，硬盘驱动、压缩盘(CD)、数字多功能盘(DVD)等等）。包括在计算系统1000 中的部件中的任何部件可以包括根据示例性实施例使用所公开的技术所形成的一个或多 个集成电路结构或器件。在某些实施例中，多个功能可以被集成到一个或多个芯片中（例 如，应当指出，通信芯片1006可以是处理器1004的部分，或者以其它方式被集成到处理器 1004中）。
[0084] 通信芯片1006实现了无线通信，以便将数据传送到计算系统1000以及从计算系统 1000传送数据。术语"无线"及其派生词可以用于描述可通过使用经由非固态介质的经调制 的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关 联的设备不包含任何导线，尽管在某些实施例中它们可能不含有。通信芯片1006可以实施 多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi (IEEE 802.11系列）、WiMAX(IEEE 802.16系列）、IEEE 802·20、长期演进（LTE)、Ev-D0、HSPA+、 HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为 3G、4G、 5G及更高的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信 芯片1006可以专用于较短距离无线通信(例如，Wi-Fi和蓝牙），并且第二通信芯片1006可以 专用于较长距离无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它）。
[0085] 计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在某些实 施例中，处理器的集成电路管芯包括利用使用如本文中各个方面描述的所公开的技术形成 的一个或多个集成电路结构或器件实现的板上电路。术语"处理器"可以指代对例如来自寄 存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以储存在寄存器和/或 存储器中的其它电子数据的任何器件或器件的一部分。
[0086] 通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据某些这样 的示例性实施例，通信芯片的集成电路管芯包括利用如本文中描述的所公开的技术形成的 一个或多个集成电路结构或器件。如鉴于本公开内容将意识到的，应当指出，多标准无线能 力可以被直接集成到处理器1004中（例如，其中任何芯片1006的功能被集成到处理器1004 中，而不是具有单独的通信芯片）。还应当指出，处理器1004可以是具有这种无线能力的芯 片组。简言之，可以使用任意数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片 或芯片组都可以具有集成在其中的多个功能。
[0087] 在各种实施方式中，计算设备1000可以是膝上计算机、上网本、笔记本、智能电话、 平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描 仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频录像机、或者处 理数据或采用使用如本文中各方面描述的所公开的技术形成的一个或多个集成电路结构 或器件的任何其它电子设备。
[0088] 其它示例性实施例
[0089]以下示例涉及其它实施例，根据这些实施例，许多变更和配置将是显而易见的。 [0090]示例1是一种集成电路，其包括:半导体层；以及穿体过孔(TBV)，该穿体过孔(TBV) 形成在半导体层内，该TBV包括:导电互连件；以及基于聚合物的阻挡层，该基于聚合物的阻 挡层被设置在互连件与半导体层之间。
[0091] 示例2包括示例1和示例3-18中任何示例的主题，其中，半导体层包括娃(Si)和/或 娃锗(SiGe)中的至少一个。
[0092] 示例3包括示例1-2和示例4-18中任何示例的主题，其中，TBV从半导体层的上部表 面延伸穿过半导体层到半导体层的相对的下部表面。
[0093] 示例4包括示例1-3和示例5-18中任一个示例的主题，其中，互连件包括以下各项 中的至少一项:铜(Cu)、镍(Ni)、钴(Co)、和/或它们中的任何一项或多项的组合。
[0094] 示例5包括示例1-4和示例6-18中任何示例的主题，还包括:导电晶种层，该导电晶 种层被设置在互连件与基于聚合物的阻挡层之间。
[0095] 示例6包括示例5的主题，其中，晶种层包括以下各项中的至少一项：铜（Cu)、银 (Ag)、和/或它们中的任何一项或多项的组合。
[0096]示例7包括示例5的主题，其中，晶种层和互连件具有不同的材料成分。
[0097] 示例8包括示例5的主题，其中，晶种层与基于聚合物的阻挡层是共形的。
[0098] 示例9包括示例1-8和示例10-18中任何示例的主题，其中，基于聚合物的阻挡层包 括以下各项中的至少一项:聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、聚碳酸亚丙酯(PPC)、 和/或它们中的任何一项或多项的组合。
[0099 ] 示例10包括示例1 -9和示例11 -18中任何示例的主题，还包括:前端晶体管层，该前 端晶体管层形成在半导体层的表面上方。
[0100] 示例11包括示例1-10和示例12-18中任何示例的主题，还包括：金属再分布层 (RDL)，该金属再分布层(RDL)形成在半导体层的表面上方，其中，RDL与TBV电子接触。
[0101] 示例12包括示例1-11和示例13-18中任何示例的主题，还包括:后端层，该后端层 形成在半导体层的表面上方，其中，后端层与TBV电子接触。
[0102] 示例13包括示例12的主题，其中，后端层包括以下各项中的至少一项：布线层、钝 化层、和/或金属再分布层(RDL)。
[0103] 示例14包括示例12的主题，其中，后端层包括随机存取存储设备。
[0104] 示例15包括示例12的主题，还包括表面精整层，该表面精整层形成在后端层上方。
[0105] 示例16包括示例12的主题，还包括：金属凸块层，该金属凸块层形成在后端层上 方。
[0106] 示例17包括示例16的主题，其中，金属凸块层包括以下各项中的至少一项:铅-锡 (Pb-Sn)焊料、锡-银(Sn-Ag)焊料、锡-铜(Sn-Cu)焊料、金(Au)、铜(Cu)、和/或它们中的任何 一项或多项的组合。
[0107] 示例18包括示例1-17中任何示例的主题，还包括:载体基板，该载体基板接合至集 成电路。
[0108] 示例19是一种用于在半导体层中形成穿体过孔(TBV)的方法，该方法包括:在半导 体层内形成基于聚合物的阻挡层;在由基于聚合物的阻挡层界定的内部区域内形成导电晶 种层；以及在由晶种层界定的内部区域内形成导电互连件。
[0109] 示例20包括示例19和示例21-32中任何示例的主题，其中，在半导体层内形成基于 聚合物的阻挡层包括:在形成于半导体层中的特征内沉积由以下各项中的至少一项构成的 层：聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、聚碳酸亚丙酯(PPC)、和/或它们中的任何一 项或多项的组合;以及对得到的层进行图案化，以便仅覆盖特征的一个或多个侧壁。
[0110] 示例21包括示例20的主题，其中，沉积由以下各项中的至少一项构成的层涉及气 相沉积工艺和/或旋涂沉积工艺中的至少一个:聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、 聚碳酸亚丙酯(PPC)、和/或它们中的任何一项或多项的组合。
[0111] 示例22包括示例20的主题，其中，图案化由以下各项中的至少一项构成的层涉及 基于氧气(〇2)的等离子体蚀刻工艺:聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、聚碳酸亚丙 酯(PPC)、和/或它们中的任何一项或多项的组合。
[0112] 示例23包括示例19-22和24-32中任一项的主题，其中，在由基于聚合物的阻挡层 界定的内部区域内形成导电晶种层包括:在基于聚合物的阻挡层上方沉积导电油墨；以及 固化油墨以形成晶种层。
[0113] 示例24包括示例23的主题，其中，导电油墨包括以下各项中的至少一项：铜（Cu)、 银(Ag)、和/或它们中的任何一项或多项的组合。
[0114] 示例25包括示例23的主题，其中，导电油墨包括以下各项中的至少一项:基于纳米 颗粒的制剂和/或基于金属络合物的制剂。
[0115] 示例26包括示例23的主题，其中，在氮气(N2)的周围环境中执行固化导电油墨以 形成导电晶种层。
[0116] 示例27包括示例19-26和示例28-32中任何示例的主题，还包括:在半导体层上方 形成前端晶体管层。
[0117] 示例28包括示例19-27和示例29-32中任何示例的主题，还包括:在半导体层、聚合 物阻挡层、导电晶种层、和互连件上方形成后端层，其中，后端层与互连件电子接触。
[0118] 示例29包括示例28的主题，还包括:将载体基板接合至后端层。
[0119] 示例30包括示例19-29和示例31-32中任何示例的主题，还包括:将互连件与再分 布层(RDL)电耦合。
[0120] 示例31包括示例30的主题，还包括:在RDL上方形成表面精整层。
[0121] 示例32是一种使用包括示例19-31中任何示例的主题的方法形成的集成电路。
[0122] 示例33是一种集成电路，包括:第一半导体管芯；以及第二半导体管芯，第二半导 体管芯通过形成在第二半导体管芯内的穿体过孔(TBV)与第一半导体管芯电耦合，TBV包 括:导电过孔，该导电过孔从第二半导体管芯的上部表面延伸穿过第二半导体管芯至第二 半导体管芯的相对的下部表面；以及阻挡层，该阻挡层被设置在过孔与第二半导体管芯之 间，其中，阻挡层包括以下各项中的至少一项:聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、聚 碳酸亚丙酯(PPC)、和/或它们中的任何一项或多项的组合。
[0123] 示例34包括示例33和示例35-39中任何示例的主题，其中，第二半导体管芯包括硅 (Si)和/或硅锗(SiGe)中的至少一项。
[0124] 示例35包括示例33-34和示例36-39中任何示例的主题，其中，过孔包括以下各项 中的至少一项:铜(Cu)、镍(Ni)、钴(Co)、和/或它们中的任何一项或多项的组合。
[0125] 示例36包括示例33-35和示例37-39中任何示例的主题，还包括:导电晶种层，该导 电晶种层被设置在过孔与阻挡层之间，其中，晶种层与阻挡层是共形的。
[0126] 示例37包括示例36的主题，其中，导电晶种层包括以下各项中的至少一项：铜 (Cu)、银(Ag)、和/或它们中的任何一项或多项的组合。
[0127] 示例38包括示例36的主题，其中，导电晶种层和过孔具有不同的材料成分。
[0128] 示例39包括示例33-38中任何示例的主题，其中，TBV与再分布层(RDL)和/或后端 层中的至少一个电耦合。
[0129] 出于例示和描述的目的，已经呈现了对示例性实施例的前述描述。其并非旨在是 详尽的或者将本公开内容限制为所公开的精确形式。鉴于本公开内容，许多修改和变型是 可能的。旨在本公开内容的范围并非由该【具体实施方式】限定，而是由所附权利要求来限定。 请求本申请的优先权的将来提交的申请可以以不同的方式来请求所公开的主题，并且通常 可以包括如本文中各方面公开的或者以其它方式证明的任何组的一个或多个限制。
【主权项】
1. 一种集成电路，包括： 半导体层；以及 穿体过孔(TBV)，所述穿体过孔(TBV)形成在所述半导体层内，所述TBV包括： 导电互连件；以及 基于聚合物的阻挡层，所述基于聚合物的阻挡层被设置在所述互连件与所述半导体层 之间。2. 根据权利要求1所述的集成电路，其中，所述半导体层包括硅(Si)和/或硅锗(SiGe) 中的至少一个，并且其中，所述互连件包括以下各项中的至少一项：铜（Cu)、镍(Ni)、钴 (Co )、和/或它们中的任何一项或多项的组合。3. 根据权利要求1所述的集成电路，还包括导电晶种层，所述导电晶种层被设置在所述 互连件与所述基于聚合物的阻挡层之间。4. 根据权利要求3所述的集成电路，其中，所述晶种层包括以下各项中的至少一项：铜 (Cu)、银(Ag)、和/或它们中的任何一项或多项的组合。5. 根据权利要求3所述的集成电路，其中，所述晶种层和所述互连件具有不同的材料成 分。6. 根据权利要求3所述的集成电路，其中，所述晶种层与所述基于聚合物的阻挡层是共 形的。7. 根据权利要求1所述的集成电路，其中，所述基于聚合物的阻挡层包括以下各项中的 至少一项：聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、聚碳酸亚丙酯(PPC)、和/或它们中的 任何一项或多项的组合。8. 根据权利要求1所述的集成电路，还包括前端晶体管层，所述前端晶体管层形成在所 述半导体层的表面上方。9. 根据权利要求1所述的集成电路，还包括金属再分布层（RDL)，所述金属再分布层 (RDL)形成在所述半导体层的表面上方，其中，所述RDL与所述TBV电子接触。10. 根据权利要求1所述的集成电路，还包括后端层，所述后端层形成在所述半导体层 的表面上方，其中，所述后端层与所述TBV电子接触。11. 根据权利要求1-10中任一项所述的集成电路，还包括载体基板，所述载体基板接合 至所述集成电路。12. -种用于在半导体层中形成穿体过孔(TBV)的方法，所述方法包括： 在所述半导体层内形成基于聚合物的阻挡层； 在由所述基于聚合物的阻挡层界定的内部区域内形成导电晶种层；以及 在由所述晶种层界定的内部区域内形成导电互连件。13. 根据权利要求12所述的方法，其中，在所述半导体层内形成所述基于聚合物的阻挡 层包括： 在形成于所述半导体层中的特征内沉积由以下各项中的至少一项构成的层：聚酰亚 胺、聚对二甲苯、苯并环丁烯(BCB)、聚碳酸亚丙酯(PPC)、和/或它们中的任何一项或多项的 组合；以及 对得到的层进行图案化，以仅覆盖所述特征的一个或多个侧壁。14. 根据权利要求13所述的方法，其中，沉积所述由以下各项中的至少一项构成的层涉 及气相沉积工艺和/或旋涂沉积工艺中的至少一个：聚酰亚胺、聚对二甲苯、苯并环丁烯 (BCB)、聚碳酸亚丙酯(PPC)、和/或它们中的任何一项或多项的组合。15. 根据权利要求13所述的方法，其中，图案化所述由以下各项中的至少一项构成的层 涉及基于氧气(〇2)的等离子体蚀刻工艺:聚酰亚胺、聚对二甲苯、苯并环丁烯(BCB)、聚碳酸 亚丙酯(PPC)、和/或它们中的任何一项或多项的组合。16. 根据权利要求12所述的方法，其中，在由所述基于聚合物的阻挡层界定的内部区域 内形成所述导电晶种层包括： 在所述基于聚合物的阻挡层上方沉积导电油墨；以及 固化所述油墨，以形成所述晶种层。17. 根据权利要求16所述的方法，其中，所述导电油墨包括以下各项中的至少一项：铜 (Cu)、银(Ag)、和/或它们中的任何一项或多项的组合。18. 根据权利要求16所述的方法，其中，所述导电油墨包括以下各项中的至少一项：基 于纳米颗粒的制剂和/或基于金属络合物的制剂。19. 根据权利要求16所述的方法，其中，在氮气(N2)的周围环境中执行固化所述导电油 墨以形成所述导电晶种层。20. -种使用权利要求12-19中任一项所述的方法形成的集成电路。21. -种集成电路，包括： 第一半导体管芯；以及 第二半导体管芯，所述第二半导体管芯通过形成在所述第二半导体管芯内的穿体过孔 (TBV)与所述第一半导体管芯电耦合，所述TBV包括： 导电过孔，所述导电过孔从所述第二半导体管芯的上部表面延伸穿过所述第二半导体 管芯至所述第二半导体管芯的相对的下部表面； 以及 阻挡层，所述阻挡层被设置在所述过孔与所述第二半导体管芯之间，其中，所述阻挡层 包括以下各项中的至少一项：聚酰亚胺、聚对二甲苯、苯并环丁烯（BCB)、聚碳酸亚丙酯 (PPC)、和/或它们中的任何一项或多项的组合。22. 根据权利要求21所述的集成电路，其中，所述第二半导体管芯包括硅(Si)和/或硅 锗(SiGe)中的至少一个，并且其中，所述过孔包括以下各项中的至少一项:铜(Cu)、镍(Ni)、 钴(Co)、和/或它们中的任何一项或多项的组合。23. 根据权利要求21所述的集成电路，还包括：导电晶种层，所述导电晶种层被设置在 所述过孔与所述阻挡层之间，其中，所述晶种层与所述阻挡层是共形的，并且其中，所述导 电晶种层包括以下各项中的至少一项:铜(Cu)、银(Ag)、和/或它们中的任何一项或多项的 组合。24. 根据权利要求23所述的集成电路，其中，所述导电晶种层和所述过孔具有不同的材 料成分。25. 根据权利要求21-24中任一项所述的集成电路，其中，所述TBV与再分布层(RDL)和/ 或后端层中的至少一个电耦合。
【文档编号】H01L23/48GK106030771SQ201480076270
【公开日】2016年10月12日
【申请日】2014年3月24日
【发明人】K·J·李
【申请人】英特尔公司