第二电介质层于任一所述第一电介质层电极的表面，形成预定厚度的所述第二电介质层；
[0074]所述第二电介质层开设至少一个通孔延伸至所述第一电介质层电极的表面；
[0075]于所述通孔中的所述第一电介质层电极的表面印刷所述电阻浆料，实现印刷电阻浆料于任一所述第一电介质层电极的表面。
[0076]结合第三方面的第四种可能的实现方式，在第五种可能的实现方式，所述通过烧结固化工艺固化所述第一电介质层，包括:
[0077]在1300°C?1400°C范围中的任一烧结温度条件下，通过烧结固化工艺固化所述第一电介质层。
[0078]结合第三方面的第三种可能的实现方式，在第六种可能的实现方式中，所述通过烧结工艺固化所述电阻浆料形成电阻层，以固化连接所述电阻层和所述第一电介质层电极，包括:
[0079]在800°C?950°C范围中的任一烧结温度条件下，通过烧结工艺固化所述电阻浆料形成电阻层，以固化连接所述电阻层和所述第一电介质层电极。
[0080]结合第三方面的第六种可能的实现方式，在第七种可能的实现方式中，所述方法还包括:
[0081]切割形成预定尺寸的Μ个所述组件，所述Μ为大于零的整数；
[0082]对所述组件进行测试和包装。
[0083]本实用新型实施例提供的电阻电容串连的组件包括依次叠层的第一电容电极层、第一电介质层和电阻层，通过该叠层结构解决了现有的分立电阻、电容串连的应用电路在进行贴片生产时的效率低，由于结构松散、布板面积大，不利于产品小型化趋势发展的问题。以及本实施例中制作该组件的方法简单易实现，提高了装片效率。
【附图说明】
[0084]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0085]图la为本申请实施例提供的组件结构的等效电路图；
[0086]图lb为本申请实施例提供的一种电阻和电容串连的组件结构示意图；
[0087]图2为本申请实施例提供的另一种电阻和电容串连的组件结构示意图；
[0088]图3为本申请实施例提供的另一种电阻和电容串连的组件结构示意图；
[0089]图4a为本申请实施例提供的一种制作电阻和电容串连的组件方法流程图；
[0090]图4b为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图；
[0091]图4c为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图；
[0092]图4d为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图；
[0093]图4e为本申请实施例提供的另一种制作电阻和电容串连的组件方法流程图；
[0094]图5a为本实施例提供的一种制作电阻和电容串连的组件的方法流程图；
[0095]图5b为本申请实施例提供的印刷电阻层的制作方法流程图；
[0096]图5c为本申请实施例提供的另一制作电阻和电容串连的组件的方法流程图；
[0097]图5d为本申请实施例提供的另一制作电阻和电容串连的组件的方法流程图。
【具体实施方式】
[0098]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。下面通过具体实施例，分别进行详细的说明。
[0099]本实施例提供一种电阻和电容串连的组件，包括:
[0100]依次叠层的第一电容电极层、第一电介质层和电阻层。
[0101]作为一种可选的实施方式，第一电介质层包括对位叠层、压合的N个电介质分层，N为大于0的整数。
[0102]作为一种可选的实施方式，所有N个电介质分层中的每相邻的两个电介质分层之间连接有内电极层。
[0103]作为一种可选的实施方式，该组件还包括:
[0104]叠层于第一电介质层和电阻层之间的第二电容电极层。
[0105]作为一种可选的实施方式，电阻层包括:
[0106]由下至上叠层的第一电阻浆料印刷层和电阻电极层。
[0107]优选的，作为一种可选的实施方式，该组件还包括:
[0108]叠层于第二电容电极层表面的第二电介质层；
[0109]第二电介质层开设有通孔；
[0110]电阻层包括:
[0111]用于填充通孔，且印刷于通孔内的第二电容电极层表面的第一电阻浆料印刷层；
[0112]叠层于第一电阻浆料印刷层表面的电阻电极层。
[0113]作为一种可选的实施方式，第一电介质层中的每一个电介质分层为用于制作电容器的第一陶瓷电介质基体，第二电介质层为第二陶瓷电介质基体。
[0114]优选的，作为一种可选的实施方式，所述第一陶瓷电介质基体为第二主族元素的氧化物或者钛酸盐，所述钛酸盐包括钛酸钡电介质基体、钛酸钙电介质基体或者钛酸镁电介质基体，所述第二主族元素的氧化物包括三氧化二铝电介质基体。每一个电介质分层可为相同的或者不同的电介质基体，具体实现时不受本实施例的限制。
[0115]优选的，作为一种可选的实施方式，第一电容电极层、第二电容电极层、电阻电极层包含钯、铂、金、银、铜或镍或上述至少两种金属所成的合金。
[0116]优选的，作为一种可选的实施方式，第一电阻浆料印刷层为钌系电阻浆料。
[0117]优选的，通孔为多边形或者圆形通孔。
[0118]优选的，通孔为三角形、四边形或者规则多边形或者对称多边形通孔或者圆形通孔或者椭圆形通孔或者半圆形通孔或者扇形通孔。
[0119]优选的，通孔为正方形通孔。
[0120]优选的，正方形通孔的边长为0.5mm?2mm中的任一值。
[0121]优选的，正方形通孔的边长为0.3mm?5mm中的任一值。
[0122]优选的，正方形通孔的边长为0.6mm?1.5mm中的任一值。
[0123]优选的，正方形通孔的边长为0.7mm?1mm中的任一值。
[0124]优选的，正方形通孔的边长为0.8mm?1mm中的任一值。
[0125]优选的，正方形通孔的边长为0.9mm。
[0126]优选的，正方形通孔的边长为1.2mm。
[0127]优选的，正方形通孔的边长为1.8mm。
[0128]优选的，正方形通孔的边长为2.8mm。
[0129]优选的，正方形通孔的边长为1.8mm。
[0130]优选的，正方形通孔的边长为1.7mm。
[0131]优选的，正方形通孔的边长为1.6mm。
[0132]优选的，正方形通孔的深度为0.2?0.6mm中的任一值。
[0133]优选的，正方形通孔的深度为0.2?0.5mm中的任一值。
[0134]优选的，正方形通孔的深度为0.3?0.5mm中的任一值。
[0135]优选的，正方形通孔的深度为0.4?0.6mm中的任一值。
[0136]优选的，正方形通孔的深度为0.3?0.4mm中的任一值。
[0137]优选的，正方形通孔的深度为0.35?0.55mm中的任一值。
[0138]优选的，正方形通孔的深度为0.45mm。
[0139]优选的，第一电阻浆料印刷层的阻浆电阻率为700?1400 Ω.cm。
[0140]优选的，第一电阻浆料印刷层的阻浆电阻率为740?1300 Ω.cm。
[0141]优选的，第一电阻浆料印刷层的阻浆电阻率为750?1000 Ω.cm。
[0142]优选的，第一电阻浆料印刷层的阻浆电阻率为750?820 Ω.cm。
[0143]优选的，第一电阻浆料印刷层的阻浆电阻率为730?780 Ω.cm。
[0144]优选的，第一电阻浆料印刷层的阻浆电阻率为700 Ω.cm。
[0145]优选的，第一电阻浆料印刷层的阻浆电阻率为805 Ω.cm。
[0146]优选的，第一电阻浆料印刷层的阻浆电阻率为721 Ω.cm。
[0147]优选的，第一电阻浆料印刷层的阻浆电阻率为1200 Ω.cm。
[0148]优选的，第一电阻浆料印刷层的阻浆电阻率为1000 Ω.cm。
[0149]优选的，第一电阻浆料印刷层的阻浆电阻率为900 Ω.cm。
[0150]优选的，第一电阻浆料印刷层的阻浆电阻率为850 Ω.cm。
[0151]作为一种可选的实施方式，组件的厚度在之间，组件的长度不大于2.5mm,不小于1mm ;组件的宽度不大于2.5mm，不小于1mm。
[0152]作为一种可选的实施方式，组件的厚度在之间，组件的长度不大于2mm,不小于1mm ;组件的宽度不大于2mm，不小于1mm。
[0153]作为一种可选的实施方式，组件的厚度在1.5mm-2.5mm之间，组件的长度不大于
1.8mm，不小于1.1mm ;组件的宽度不大于2.3mm，不小于1.5mm。
[0154]作为一种可选的实施方式，组件的厚度在1.5mm-2mm之间，组件的长度不大于
2.2mm,不小于1.4mm ;组件的宽度不大于2.1mm，不小于1.4mm。
[0155]作为一种可选的实施方式，组件的厚度为1.8mm，组件的长度为1.5mm ;组件的宽度为2mm。
[0156]作为一种可选的实施方式，组件的厚度为1.9mm，组件的长度为1.6mm ;组件的宽度为1.8mm。
[0157]本实施例中的组件结构的实现目的是制作一种电阻和电容串连的叠层结构，请参见图la，图la为本申请实施例提供的