专利名称：一种静电放电保护电路的制作方法
技术领域：
本发明涉及静电放电技术领域，特别设计一种静电放电保护电路。
技术背景
随着集成电路制造工艺水平进入线宽的深亚微米时代，集成电路中的MOS元件 都采用轻掺杂漏(LDD，LightlyDopedDrdn)结构，并且硅化物工艺已广泛应用于MOS 元件的扩散层上。同时为了降低栅极多晶的扩散串联电阻，采用了多晶化合物的制造工 艺。随着集成电路元件的缩小，MOS元件的栅极氧化层厚度越来越薄，这些制造工艺的 改进可大幅度提高集成电路内部的运算速度，并可提高电路的集成度。但是这些改进带 来了一个很大的弊端，即深亚微米集成电路更容易遭受到静电放电(ESD，Electro Static Discharge)冲击而失效，从而造成产品的可靠性下降。
ESD是指一定量的电荷从一个物体(例如人体)转移到另一个物体上(例如芯 片)的过程。目前对集成电路的防ESD危害要求都是以防人体静电为主，并建立了人体 模型(HBM，Human Body Model)。HMB是ESD模型中建立最早和最主要的模型之一。 它描述的是当一个带有静电的人用手接触集成电路芯片的引脚时发生的人体向芯片引脚 的放电现象。因此，ESD常常在集成电路的输入口、输出口以及从电源到地的电路内部 形成。这个过程可导致芯片在很短的时间内通过一个非常大的电流，35%以上的芯片失 效是由ESD引起的。
参见图1，该图为现有技术中的一种ESD保护电路。
现有技术中的一种ESD保护电路是由多个栅极接地NMOS (GGNM0S， Gate-Ground-NMOS)并联组成的。图1只示出一个GGNMOS的连接示意图。GGNMOS的漏极连接焊盘Pad，即作为电路的引脚引出。GGNMOS的栅极和源极均接地。
参见图2，该图为多个GGNMOS并联组成的ESD保护电路的截面图。
图2所示的ESD保护电路由2nNM0S并联组成的，这里，η为自然数，栅极G 接地(图中未示出)。B代表buck，即p-well接触(NM0S中一般接地)。
该电路用作ESD保护时，ESD电流是通过其寄生NPN泄放掉的(图中虚线所 示)。每个NMOS对应一个寄生NPN。当有ESD脉冲加在NMOS的漏极，随着ESD 电压的升高，会有一个流向p-well的漏电流，每个寄生NPN的基极都通过一个p-well电 阻与p-well接触相连接。当此漏电流流过这些p-well电阻时就在电阻上产生压降。B端 接地(O电位)，因此电阻上的压降就等于NPN的基极电位。当NPN的基极电位足够高 使得基极-发射极发生正偏时，NPN导通开始泄放ESD电流。可以发现由于各个NMOS 处的漏电流在相同的漏极电压下都一样，所以NPN的开启就取决于基极电阻的大小，而 越处于版图的中间的NPN，其基极电阻越大，即R2>R1、R3>R2>R1，以此类推。 NPN的基极电阻越大就越容易开启。因此当漏极D加上一个ESD脉冲时，总是位于中 间的NPN先开启，而此时两边的NPN并未开启。只要任意一个或几个NPN开启，就认 为这个GGNMOS的ESD保护电路开始工作，而这一开启点所对应的电压就是触发电压。参见图3，横坐标代表电压，单位为V，纵坐标代表电流，单位是A。曲线A最右边的 那个点约9.1V，这个点称为ESD保护器件的触发点。一旦一个或几个NPN开启，电压 会迅速被拉低，反映到图3中有一个电压回滞现象，随后随着ESD电压继续升高，流过 NPN的ESD电流越来越大，因此电压也在升高，升到图中第二个转折点处约7.4V，称这 个点为ESD保护器件的二次击穿点，电压再次变小，此时刚才导通的NPN就会被烧毁。
综上所述，上述ESD保护电路中，只有中间部分的最先开启的一些NPN在放 电，由于电压一直不能高过NPN的触发电压(9.IV)，因此直到这些NPN被烧毁，两边的 NPN也不能正常开启，进而不能放电，也就起不到ESD保护作用。发明内容
本发明解决的问题是提供一种ESD保护电路，能够使ESD电路中所有的寄生 NPN开启，导通均勻性好。
为解决上述问题，本发明实施例提供一种静电放电保护电路，包括至少两个 NMOS管；具体为每个NMOS管的漏极连接焊盘Pad，每个NMOS管的源极经过电阻 接地；每个NMOS管的衬底接地；后一个NMOS管的栅极连接前一个NMOS管的源极。
优选地，所述每个NMOS的源极均经过相同阻值的电阻接地。
优选地，所述电阻的阻值小于或等于20欧姆。
优选地，所述电阻的阻值为10欧姆。
与现有技术相比，本发明具有以下优点
本发明实施例提供的ESD保护电路，通过在每个NMOS管的源极连接电阻，并 且，后一个NMOS管的栅极连接前一个NMOS管的源极，当前一个NMOS管导通时，源 极连接的电阻产生一个压降，进而为下一个NMOS管的栅极提供一个偏置电压，由于热 载流子效应等的影响，当栅极上有一个偏压时，在相同漏极电压条件下能产生一个更大 的流入p-well的电流，使得下一个NMOS管的寄生NPN跟着导通，最终使所有NMOS 管的寄生NPN均导通，释放ESD电流。该ESD保护电路具有良好的导通均勻性，不存 在位于两边的NPN管不导通的情况。
图1是现有技术中的一种ESD保护电路；
图2是多个GGNMOS并联组成的ESD保护电路的截面图3是现有技术中ESD保护电路的I-V曲线图4是本发明ESD保护电路的电路图5是本发明ESD保护电路与现有技术ESD保护电路I-V曲线对比图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发 明的具体实施方式
做详细的说明。
参见图4，该图为本发明ESD保护电路的电路图。
本发明实施例提供的ESD保护电路包括η个NMOS管；具体为每个NMOS4管的漏极连接焊盘hd，每个NMOS管的源极经过电阻接地；每个NMOS管的衬底接 地；后一个NMOS管的栅极连接前一个NMOS管的源极。
如图1 所示，M” M2、M3......Mlri 和 Mn 为所述 η 个 NMOS 管。这 η 个 NMOS管并联。
需要说明的是，本实施例提供的ESD保护电路不限制NMOS管的个数，可以包 含任意个NMOS管。NMOS管的个数取决于所要达到的ESD保护能力，需要的ESD保 护能力越强，需要的NMOS个数就越多。
需要说明的是，每个NMOS的源极连接的电阻的阻值优选相同。当然，各个电 阻阻值也可以不相同，例如越容易触发的管子连接的电阻越大。通常电阻的阻值选择相 同，这样利于版图设计而且节省面积。
需要说明的是，每个NMOS管的源极连接的电阻阻值不能太大，如果太大将限 制流过ESD电流的大小。电阻的阻值一般取值小于或等于20欧姆。例如可以选择取值 为10欧姆。
由于各个NMOS管的寄生NPN的基极电阻不一样，因此NPN导通必有先后。 任意一个NPN导通后就有ESD电流流过，如图4中Μ2管的虚线所示。此电流流过源极 连接的电阻，在此电阻上产生一个压降。由于下一个NMOS管Μ3的栅极连接Μ2的源 极，因此，电阻上的压降为Μ3管的栅极提供一个较高的偏压。当NMOS管的栅极处于 较高偏压时，在相同ESD电压下它就更容易产生更大的流入p-well的电流去触发其寄生 NPN。因此M3管的寄生NPN被触发导通并用来泄放ESD电流。同理，M3的下一个管 子M4也会依次导通，接着是M5、M6等等，最终使整个ESD保护电路中所有的NMOS 管均导通，其导通均勻性非常好。
本发明实施例提供的ESD保护电路，通过在每个NMOS管的源极连接电阻，并 且，后一个NMOS管的栅极连接前一个NMOS管的源极，当前一个NMOS管导通时，源 极连接的电阻产生一个压降，进而为下一个NMOS管的栅极提供一个偏置电压，下一个 NMOS管的寄生NPN跟着导通，最终使所有的寄生NPN管均导通，释放ESD电流。该 ESD保护电路具有良好的导通均勻性，不存在两边的寄生NPN管不导通的情况。
参见图5，该图为本发明ESD保护电路与现有技术ESD保护电路I-V曲线对比 图。
图5的横坐标代表电压，单位为V，横坐标代表电流，单位为A。
曲线11是现有技术中ESD保护电路的I-V曲线。
曲线22是本发明实施例ESD保护电路的I_V曲线。
从图5中的曲线22可以看出，本发明实施例提供的ESD保护电路的触发电压约 为8.3V，而二次击穿电压约为10V，二次击穿电压大于触发电压，因此当达到二次击穿 电压时，所有的NPN均将导通。
因此，在相同的管子尺寸下，本发明实施例的ESD的二次击穿点更高，相应地 它所能流过的ESD电流更多，说明它的ESD保护能力更强。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限 制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域 的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因 此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任 何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种静电放电保护电路，其特征在于，包括至少两个NMOS管；具体为每个 NMOS管的漏极连接焊盘Pad，每个NMOS管的源极经过电阻接地；每个NMOS管的衬 底接地；后一个NMOS管的栅极连接前一个NMOS管的源极。
2.根据权利要求1所述的静电放电保护电路，其特征在于，所述每个NMOS的源极 均经过相同阻值的电阻接地。
3.根据权利要求1或2所述的静电放电保护电路，其特征在于，所述电阻的阻值小于 或等于20欧姆。
4.根据权利要求3所述的静电放电保护电路，其特征在于，所述电阻的阻值为10欧姆。
全文摘要
一种静电放电保护电路，本发明实施例提供的静电放电保护电路包括至少两个NMOS管；每个NMOS管的漏极连接焊盘Pad，每个NMOS管的源极经过电阻接地；每个NMOS管的衬底接地；后一个NMOS管的栅极连接前一个NMOS管的源极。当前一个NMOS管导通时，源极连接的电阻产生一个压降，为下一个NMOS管的栅极提供一个偏置电压，由于热载流子效应等的影响，当栅极上有一个偏压时，在相同漏极电压条件下能产生一个更大的流入p-well的电流，使得下一个NMOS管的寄生NPN导通，最终使所有NMOS管的寄生NPN均导通，释放ESD电流。该ESD保护电路具有良好的导通均匀性，不存在位于两边的NPN管不导通的情况。
文档编号H02H9/00GK102025136SQ200910195958
公开日2011年4月20日 申请日期2009年9月17日 优先权日2009年9月17日
发明者单毅, 陈晓杰 申请人:上海宏力半导体制造有限公司